《计算机EDA设计》实验教程

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1、《计算机EDA设计》实验教程实验三带异步清零和启动/停止计数的2位十进制加法计数器北航计算机学院艾明晶8/15/20211内容概要实验目的实验要求实验内容实验指导实验报告8/15/20212掌握2位8-4-2-1编码的二-十进制同步加法计数器的原理。掌握用T’触发器实现启动/停止计数的方法。实验目的8/15/20213设计一个2位8-4-2-1编码的二-十进制同步加法计数器要求具有异步清零和启动/停止计数功能输入信号时钟信号clkin（T=0.1s）；清零信号clr（低有效）；启动/停止计数信号startstop（低有效）。输出信号2位十进制加法计数器的高4位输出sec[3..0]和低4位输出

2、dsec[3..0]。实验要求8/15/20214启动计数和停止计数使用同一个输入信号当第一次按下启/停按钮时，启动计数；第二次按下启/停按钮时，则暂停计数；第三次按下启/停按钮时，在原来的数值基础上继续计数。这里可使用一个T’触发器来控制计数器的时钟。仿真要求仿真时clock的T=0.1s，GridSize=0.1s，EndTime=11s8/15/20215仿真波形如何在仿真波形的适当位置添加必要的注释?？8/15/20216用VerilogHDL语言设计此电路。选择EP1C12Q240C8器件，对设计进行编译和时序仿真。注意必须仿真计到9.9s后的结果！采用ModelSim软件进行功能仿

3、真。实验内容8/15/20217实验指导程序中关键是采用了一个reg型变量enable来根据启/停信号控制计数采用了两个always模块第一个模块用于产生enable信号。always@(negedgestartstopornegedgeclr)用enable构成T’触发器来控制计数器的计数。即启/停信号作为T’FF的时钟输入，enable作为T’FF的输出信号，采用语句enable=~enable;即可实现T’FF。8/15/20218当第1次startstop有效时，enable由“0”—>“1”；当第2次startstop有效时，enable由“1”—>“0”；当第3次startstop

4、有效时，enable由“0”—>“1”……第二个always模块采用if-else语句根据enable信号控制计数器的启/停always@(posedgeclkinornegedgeclr)当enable为“1”时，计数器进行加1计数；否则停止计数，维持原计数值。8/15/20219实验报告在设计中是否遇到问题？是如何解决的？给出采用ModelSim软件进行功能仿真的测试文件和仿真波形，并对照波形对计数器的功能加以说明。8/15/202110