第二讲 设计流程

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1、第一章绪论FPGA／CPLD设计流程DesignflowofFieldprogrammableGateArray/ComplexProgrammableLogicDevice系统功能和技术指标模块功能和技术指标算法验证、功能仿真构成系统框图、确定功能块各功能块的算法验证和仿真模拟电路设计、数字逻辑设计、程序设计电子系统Top----down设计EDA设计流程与传统技术设计流程比较方案论证与系统级构建独立于硬件的系统行为评估和设计，系统仿真。现代电子系统设计流程将系统设计文件转换成可综合硬件描述语言(HDL)逻辑综合,形成网表文件EDIF,VH

2、DL等，功能仿真适配（布局布线)，形成芯片下载文件，进行时序仿真下装，硬件系统测试与调试HARDWEARDEBUGERRING软硬件系统联调系统设计完成传统电子系统设计流程根据模块方案和系统指标选购硬件，并设计硬件电路板，自顶向下的设计流程自底向上的设计流程系统方案论证，与算法确定，划分模块软件设计与调试。SOFTWEARDEBUGERRING模块硬件系统测试与调试系统设计完成，模块硬件软件联调试HDL设计文件HDL功能仿真HDL综合优化、布局布线布局布线后门级仿真电路图设计文件电路制造工艺文件或FPGA码流文件有问题有问题没问题有问题没问题

3、与实现逻辑的物理器件有关的工艺技术文件确定实现电路的具体库名EDA数字系统的流程版图综合仿真，电路制造工艺文件，ASIC原理图/HDL文本编辑综合FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序后仿真逻辑综合器结构综合器1、isp方式下载2、JTAG方式下载3、SRAM结构的配置4、OTP器件编程功能仿真FPGA/CPLD适配仿真通过仿真工具，在设计模块上加入虚拟输入测试信号，验证测试设计结果的过程。前仿真：逻辑功能仿真、行为仿真后仿真：综合后仿真、布局布线后仿真综合利用EDA综合工具软件，将HDL方式描述的逻辑功能优化并转换成

4、用基本逻辑元件表示的文件（门级网表）。(1)从算法表示转换到HDL语言表示，即逻辑综合(2)HDL转换到寄存器传输级表示，即行为综合(3)RTL级转换到逻辑门、触发器的表示，即结构综合；(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，即版图综合C、ASM...程序CPU指令/数据代码：0100101000101100软件程序编译器COMPILER编译器和综合功能比较VHDL/VERILOG.程序硬件描述语言综合器SYNTHESIZER为ASIC设计提供的电路网表文件（a）软件语言设计目标流程（b）硬件语言设计

5、目标流程把用综合器自动生成的门级网表（EDIF）通过运行一个自动操作的布局布线工具，使其与具体的某种FPGA或某种ASIC工艺库器件对应起来，并加以连接的过程。布局布线