哈工大数电大作业识别连续三个高电平的状态机

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1、数字电子技术大作业二学院:航天学院班级:学号:姓名:教师:利用VerilogHDL设计一个电路，对输入的一串二进制数，用于检测序列中连续3个或者3个以上的1，状态转换如图所示。待检测序列预置为：110110111001111100101011100实验程序代码如下：modulezhuangtaiji(clk,din,op);inputclk,din;outputop;reg[1:0]current_state,next_state;regop;parameterS0=2'b00,S1=2'b01,S2=2'

2、b10,S3=2'b11;always@(posedgeclk)begincurrent_state<=next_state;endalways@(current_stateordin)begincase(current_state)S0:beginop=0;if(din==0)next_state=S0;elsenext_state=S1;endS1:beginop=0;if(din==0)next_state=S0;elsenext_state=S2;endS2:beginop=0;if(din==0)

3、next_state=S0;elsenext_state=S3;endS3:beginop=1;if(din==0)next_state=S0;elsenext_state=S3;enddefault:beginop=0;next_state=S0;endendcaseendendmodule激励源程序如下：`timescale1ns/1psmodulezhuangtaiji_test();regclk;regdin;wireop;zhuangtaijii1(.clk(clk),.din(din),.op(

4、op));initialbegin#10clk=1;#20din=1;#40din=0;#40din=1;#40din=1;#40din=0;#40din=1;#40din=1;#40din=1;#40din=0;#40din=0;#40din=1;#40din=1;#40din=1;#40din=1;#40din=1;#40din=0;#40din=0;#40din=1;#40din=0;#40din=1;#40din=0;#40din=1;#40din=1;#40din=1;#40din=0;#40di

5、n=0;endalways#20clk=~clk;endmodule以下为modelsim的仿真波形图：RTLViewer：TechnologyMapViewer：