第七讲 组合逻辑电路的Verilog设计

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1、组合逻辑电路的Verilog设计复习组合逻辑电路的概念组合逻辑电路的特点组合逻辑的描述方法常用的组合逻辑电路描述设计的三种基本方式数据流方式assign语句结构方式模块、原语实例化行为方式always、initial语句Verilog描述组合逻辑电路assign语句（被赋值类型？）always语句（敏感事件？赋值类型？）门原语基本门电路的Verilog描述1.assign语句assignout=a&b;2.门原语xorxor1(out,a,b);三态门的Verilog描述1.assign语句assigndout=en?din:‘bz;2.

2、条件语句if(en==1)dout=din;elsedout=‘bz;全加器的Verilog描述wire[3:0]x,y;wirecin;reg[3:0]sum;regcout;描述1：assign{cout,sum}=x+y+cin;描述2：always@(xoryorcin)begin{cout,sum}=x+y+cin;end描述3：。。。FPGA器件中，通过快速进位通道可以提高加法器的运行速度比较器的Verilog描述if语句always@(aorb)beginif(a=b){agb,asb,aeb}=3’b001;elseif(a>b

3、){agb,asb,aeb}=3’b100;elseif(a

4、dcaseend优先编码器的Verilog描述always@(din)begincasex(din)8’b1xxx_xxxx:dout=3’b111;8’b01xx_xxxx:dout=3’b110;8’b001x_xxxx:dout=3’b101;8’b0001_xxxx:dout=3’b100;…8’b0000_0001:dout=3’b000;default:dout=3’bx;endcaseend多路选择器always@＊begincase(sel)2’b00:Out=A;2’b01:Out=B;2’b10:Out=C;2’b11:Ou

5、t=D;default:Out=0;endcaseend应用实例——CPU简单运算单元MIPS五级流水线结构in1in2opoutab0001aab0010a+1ab0011a-1ab0100a+bab0101a-bab0110a&bab0111a

6、bab1000a^bab1001~aab1010a<<1ab1011a>>1运算单元功能表具体电路结构？？实现代码（1）modulealu(in1,in2,op,out);input[15:0]in1,in2;input[3:0]op;output[15:0]out;wire[15:0]in1,in

7、2;wire[3:0]op;reg[15:0]out;实现代码（2）parameterTransfer=4’b0001,Increase=4’b0010,Decrease=4’b0011,Addition=4’b0100,Subtraction=4’b0101,AND=4’b0110,OR=4’b0111,XOR=4’b1000,NOT=4’b1001,Shift_Left=4’b1010,Shift_Right=4’b1011;parameter与define的区别always@(in1orin2orop)begincase(op)Trans

8、fer:out=in1;Increase:out=in1+1;Decrease:out=in1–1;Addition:out=in1+in2;Subtraction:out=in1–in2;AND:out=a&b;OR:out=a

9、b;XOR:out=a^b;NOT：out=~a;Shift_Left:out=a<<1;Shift_Right:out=a>>1;endcaseend谢谢～