Quartus Ⅱ中仿真出现错误解决方案汇总

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1、一、Quartus中仿真时出现nosimulationinputfileassignmentspecify解决方法(转载)今天使用quartusII做了一下功能仿真，但是文件出现了问题Error:RunGenerateFunctionalSimulationNetlist(。。。)togeneratefunctionalsimulationnetlistfortoplevelentitybmg_controlbeforerunningtheSimulator(quartus_sim)在网上查了一下又解决的方法，在此转载此文长：翻译成中文就是仿真文件没有被指定，要仿真的话先要建一个仿真文件

2、:file->new->选择Otherfile选项卡->VectorWaveformFile然后把输入输出端口加进去，再设置输入的信号，保存，就可以仿真了。如果你之前已经建立过了，就打开assignments->settings->simulatorsettings看里面的有个文本框simulationinput里面是否为空，为空的话就要找到你所建立的VectorWaveformFile文件，是以*.VMF结尾的，如果没找到，你又以为你建立了VectorWaveformFile,很可能粗心的你还没保存VectorWaveformFile,保存了才会在project里面找到。找到之后进行仿

3、真，如果是functionalsimulation，要做processing>generatefunctionalsimulationnetlist..不然会出现Error:RunGenerateFunctionalSimulationNetlist(quartus_mapbmg_control--generate_functional_sim_netlist)togeneratefunctionalsimulationnetlistfortoplevelentitybmg_controlbeforerunningtheSimulator(quartus_sim)之类的错误。最后在进行仿

4、真，就可以看到波形图了二、Error(10137):VerilogHDLProceduralAssignmenterroratSHIFT.v(16):object"Data"onleft-handsideofassignmentmusthaveavariabledatatype错误：对Data未定义其变量类型，比如reg[3:0]Data三、QuartusII常见错误QuartusII常见错误1.Foundclock-sensitivechangeduringactiveclockedgeattimeonregister""原因：vectorsourcefile中

5、时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vectorsourcefile2.VerilogHDLassignmentwarningat:truncatedwithsizetomatchsizeoftarget(原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.Allreachableassignment

6、stodata_out(10)assign'0',registerremovedbyoptimization原因:经过综合器优化后，输出端口已经不起作用了4.Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefittingresults原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5.Foundpinsingasundefinedc

7、locksand/ormemoryenables原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。措施:如果clk不是时钟，可以加“notclock”的约束；如果是，可以在clocksetting当中加入；在某些对时钟要求不很高的情况下，可以忽略此