[汇编]FPGA简单的组合逻辑电路设计实验报告

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1、上海色力学院卖脸报告实验课程名称：FPGA应用开发试验实验项目名称：简单的组合逻辑电路设计班级：姓名：学号：成绩：实验时间：实验目的1、掌握组合逻辑的设计方法。2、掌握组合逻辑电路的静态测试方法。3、加深PLD设计的过程，并比较原理图输入和文本输入的优劣。实验原理根据第三章学习的VHDL硕件描述语言来设计一定功能的电路。三、实验步骤1、四舍五入判别电路设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1,反之为0。其VIIDL描述语言为：i.•/••/•・/Document;3andSettings

2、/user/桌面/sj11/13_1.vhd□回libraryieee;useieee・std_logic_1164・all;entityt3_lis{?4port(d0zdl,d2,d3:INstd__logic;out1:OUTstd_logic);7endz31;arenitectuiresj1of13_1is10begin

3、outl<-((dOandd2)or(dlandd2)ord3);1213endsjl;14吋序仿真波形为:MasterTimeBar:16.475ns土Pointer:5.6nsIntelval:•10.88n

4、sStart:End:AValu«1648ns)P-40.0ns80.0nz120Dns1600ns2000nzNoma16.475JX13d0A1

5、—-J~~L—~1=J-1-1dlA0■j—AAd2A0—3d3A0a4out1A011i2、控灯电路设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮;断任一开关，灯灭。其VHDL描述语言为：/quariLUS/sjl一sj.gnmentsProcessingToolsWindowHelp

6、sjllibraryieee;useieee.stdlogic_1164entitysj1ispo

7、rt({?k:instd_logic_vector(3dovnto0);y:outstd_logic);舉endsjl;&rchitecturekzdlofsjlist£begin/

8、whenr,llll,rz26811'when•w,ab24•O'whenrr1010,rz乙o11'whenroi—26•O'whenrr1001rfz27'1'whenr,1000,r；oaendkzdl;功能仿真波形为:时序仿真波形:RMasterTimeBar:16.475ns出P沁228.0.interval:209.53nsStart引脚分配:Nam«lNodeNameDirectionLocationI/OBankVrefGroupI/OStandardRese1>*1心］InputPIN_N2353.3-VLVTR(defa

9、ult)2<2]InputPIN_N245B5.N13.3-VLVTTL(default)3心］InputPINJM2S5B5_N13.3-VLVTTL(default)4KO]InputPIN.N26事B5JJ13.3-VLVTR(default)5yOutputPINAE227

10、B7NO3.3-VLVTTL(default)6«newnode>>AllPins程序卜•载:之后在DE2上验证，实验结果与设计要求一致。3、优先排队电路设计一个优先排队电路，排队优先顺序依次为A,B,C要求输出端最高只能有一端为“1”，即只能为优先级较高的输入

11、端对应的输出端为“1”。其VHDL描述语言为：libraryieee;useieee.stdlogic1164.all;4entitysj13is5port(

12、ex12begin乂13if(a=111)then14yl<=,1';y2<='O';y3<=l01;15elsif(b=111)then16yl<=,O';y2<='1';y3<=

13、,01;©17elsif(c=111)then18yl<='O';y2<='O';y3<='1';19else020yl<=,O';y2<=,O';y3<=,O';21endif