fpga简单的组合逻辑电路设计实验报告

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1、上海电力学院实验报告实验课程名称：FPGA应用开发试验实验项目名称：简单的组合逻辑电路设计班级：姓名：学号：成绩：________实验时间：一、实验目的1、掌握组合逻辑的设计方法。2、掌握组合逻辑电路的静态测试方法。3、加深PLD设计的过程，并比较原理图输入和文本输入的优劣。二、实验原理根据第三章学习的VHDL硬件描述语言来设计一定功能的电路。三、实验步骤1、四舍五入判别电路设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1，反之为0。其VHDL描述语言为：时序仿真波形为：1、控灯电路设计四个开关控制

2、一盏灯的逻辑电路，要求合任一开关，灯亮；断任一开关，灯灭。其VHDL描述语言为：功能仿真波形为：时序仿真波形：引脚分配：程序下载:之后在DE2上验证，实验结果与设计要求一致。1、优先排队电路设计一个优先排队电路，排队优先顺序依次为A，B，C要求输出端最高只能有一端为“1”，即只能为优先级较高的输入端对应的输出端为“1”。其VHDL描述语言为：功能仿真波形为：时序仿真波形：引脚分配：程序下载：在DE2上验证，实验结果与设计要求一致。实验连线：1、四位拨码开关连d0，d1，d2，d3信号对应的管脚。Out1输出信号管脚接LED灯。2、四位按键开关分

3、别连k0，k1，k2，k3信号对应的管脚。y输出信号管脚接LED灯。3、a,b,c信号对应管脚分别连三个按键开关。输出y1,y2,y3信号对应的管脚分别连三个LED灯。五、实验小结通过本次试验，我掌握了组合逻辑的基本设计方法。能够按照电路功能要求编写出基本的VHDL硬件描述语言，能合理的分配输入输出引脚，并能够在DE2上验证编写程序是否符合电路设计要求。当然，一开始又有对软件使用不熟练，也出现了一些问题，如引脚分配时未让输出对应LED灯，但是在自己的努力和多次实验的后，终于熟练起来。