用FPGA和VHDL设计电子钟

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1、EDA技术课程设计报告（用FPGA和VHDL设计电子钟）学生姓名学号系别信息电子系专业班级电信1101填写日期2014-6-28一、设计要求利用实验室的EDA实验箱上的晶振、键盘、FPGA/CPLD和数码管完成：（1）分频电路设计；利用实验室的EDA实验箱上晶振、设计分频电路，产生三个频率：f］、f2、f3ofi是数码管扫描频率，f.=24n（Hz）,n为数码管的个数，24Hz是人眼视觉暂留的最低频率。f2=l（Hz）提供时钟计数，f3是键扫描频率。（2）计数电路设计；设计24（或12）、60进制计数器分别用来做吋、分、秒的计数器。（3）键扫描译码

2、电路设计；（4）弹跳消除电路设计；（5）显示电路设计。（6）时钟设定与调整电路设计（调整时间要求闪烁）。（7）进行仿真和调试。（8）下载到实验箱上完成演示。（9）可自行发挥其它功能。、设计分析要完成成一个完整的数字时钟系统，可以先创建制作该时钟所需要的各个功能的电路模块，主要有核心模块和外部输入输出以及显示模块组成0然后将各个模块以级联组合的方式连接组成一个完整的电路模块图。主要模块由时间计数模块、译码显示模块、复位模块组成,其中时间计数模块又可分为时计数模块、分计数模块和秒计数模块。各个模块都可由变现Vhdl代码生成，然后对其vhdl文件进行编译

3、，仿真，在做到没有错误的情况后，接入实验箱查看实验结果验证，从而实现数字时钟的设计。三、各模块设计与调试1、分频模块代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_Arith.ALL;USEIEEE.STD_LOGIC_Unsigned.ALL;ENTITYfenpinISGENERIC(N:Integer:=48000000);Port(Clockin:INSTD_L0GIC;ClockOut:OUTSTD_LOGIC)；END;ARCHITECTUREDeviderOFfe

4、npinISSIGNALCounter:IntegerRANGE0TON-l;SIGNALTemp1,Temp2:STD_L0GIC;BEGINPROCESS(Clockin)BEGINIFRISING_EDGE(Clockin)THENIFCounter=N-lTHENcounter<=0;Temp1<=NotTemp1;ELSECounter<=Counter+1;ENDIF;ENDIF;IFfalling_edge(clockin)THENIFCounter=N/2THENTemp2<=NOTTemp2;ENDIF;ENDIF;ENDPROC

5、ESS;ClockOut<=Temp1XORTemp2;END;模块原理图:2、计数模块(1)、60进制计数模块60进制计数模块可由一个6进制模块和一个十进制模块组合而成，通过连接实现60进制的计数。A、十进制模块代码：libraryieee;useieee.std」ogic_l164.all;useieee.std_logic_unsigned.all;entityJISHU_10isport(clk5rst,enjoad:instd_logic;dout:outstd_logic_vector(3downto0);cout:outstd_log

6、ic:='0');endJISHU_10;architecturebofJISHU10isbeginprocess(clk,rst,enjoad)variableq:std_logic_vector(3downto0):=H0000n;beginifrst=,O*thenq:=(others=>'0‘)；elsif(load='0')thenq：=q+1；cout<='0';q:=(others=>'0,);cout<='l';endif;elsifclk'eventandelk二Tthenifen='l'then讦qv9thenq:=q+1;co

7、ut<=,0,;elseq:=(others二>'0');cout<-T;endif;endif;endif;dout<=q;endprocess;endb;JISHU10elkdout[3..0]rstcoutenloadinstS模块原理图:B、6进制模块代码：libraryieee;useieee.std_logic_1164

8、ownto0);cout:outstd_logic:=lOf);endJISHU_6;architecturebofJIS