数电课设六进制同步加法计数器(无效态010,111)

《数电课设六进制同步加法计数器(无效态010,111)》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、1•课程设计的目的与作用1・加深对教材的理解和思考，并通过实验设计、验证证实理论的正确性。2•学习自行设计一定难度并冇用途的计数器、加法器、寄存器等。3.检测口己的数字电了技术掌握能力。2.设计任务1•六进制同步加法计数器（无效态010,111）2.串行序列发生器的设计（检测序列010100）3.用集成芯片设计26进制加法器并显示3.设计及仿真分析过程3・1六进制同步加法计数器（无效态010,111）3.1.1设计过程1.选择触发器由于JK触发器功能齐全，使用灵活，这里选用3个时钟下降沿触发的边沿JK触发器。2.求时钟方程由于要求构成的是同步计数器，显然各个触发器的

2、时钟信号都应使用输入计数脉冲CP,即CP0=CPi=CP2=CP1.求输出方程由状态图可直接得到C=Q2nQ1nQon（式1）2.求状态方程由图1所示的状态图可直接画出如图2所示电路次态的卡诺图。再分解开便可以得到图3所示的各触发器的卡诺图。000111100001011100XXX1101110XXX000图2.同步加法计数器次态的K诺图000111100V1

3、1.求骡动方程JK触发器的特征方程为：严=©+初（式3）变换状态方程（式2）,使之与特征方程（式3）的形式一致，比较后得出駆动方程—心胡人=0K严1人=环K。远可（式4）2.检查电路能否自启动将无效态010,111代入状态方程（式2）进行计算，无效态不成循环，故此吋序电路能口启动。3.1.2仿真分析根据上步所设计的逻辑电路图，在Multisim中构建逻辑电路如图3所示U6[3—Key=SpaceU51HzU7Key=SpaceX1o2.5VU2AlCUt74LS112N1J10>ictrIX*10•1CU4A<□7400N74LS11X17400N3・2串行序列序列

4、发生器的设计（检测序列010100）/0

5、/1・/0

6、/1・/0

7、/0

8、排列：Q2Q1Q0图4.状态图3.2.1设计过程1.选择触发器由于JK触发器功能齐全，使用灵活，这里选用3个时钟下降沿触发的边沿JK触发器。2.求时钟方程采用同步方案，故取CP（）=CPi=CP2=CP3.求输出方程出图5所示的状态图口J直接画出如图5所示屯路次态的卡诺图。0001111000010101000111101000XXXXXX图5.次态qjQTqt'的卡诺图由上图可知输出方程为Y=Q2Q04.求状态方程00011110013UCZ图5.1的卡诺图000111100©n1X图5.2Q

9、T】的卡诺图0000111001111XX图5.3畀的卡诺图显然，由图3所示各触发器的卡诺图，可直接写出下列状态方程:0=0(0+00)+000(式5)er1=Q：1.求驱动方程JK触发器的特征方程为：护+1=jgn*肋变换状态方程，使Z与特征方程的形式一致，比较后得出驱动方程丿2=04=OoA=®0K严Q：（式6）丿o=K（）=13.2.2仿真分析根据上步所设计的逻辑电路图，在Multisim中构建逻辑电路如图6所示U51HzKey=AU2Al'?L?心X74LS112h2NU61U8A7408NP7408NU7_£2_・1PR_2_・1PR-1PR-1CLR74

10、-S112NDCD3ACDr[119U9A740BN图6•序列发牛器仿真电路3.3使用集成芯片设计26进制加法计数器并显示3.3.1逻辑电路的设计过程26进制加法计数器由2片74LS160（同步置数）级联起來构成26进制计数器，再用同步置数法即可得到26进制同步加法计数器。由于是同步计数器，故Sn.i=S25,则高位为0010,低位为0101,即Q5nQ2nQon,依此接入与非门即可。（其屮74LS160为I•进制同步加法计数器,置数采用同步方式的4位二进制计数器。）3.3.2仿真分析根据上步所设计的逻辑电路图，在Multisim小构建逻辑电路如图7所示DCDHEX

11、亠淤VCCQvU4U5图7.26进制加法计数器4软件介绍Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，貝有丰富的仿真分析能力。工程师们口J以使用Multisim交互式地搭建电路原理图，并对电路进行仿真。Multisim提炼了SPICE仿真的复杂内容，这样工程师无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。通过Multisim和虚拟仪器技术，PCB设计工程师和电子学教育工作者可以完