单片机原理及应用(2)

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1、单片机原理及应用第五章MCS-51单片机的硬件资源5.1MCS-51的并行接口及其应用5.2MCS-51的中断系统5.3MCS-51的定时器/计数器5.4MCS-51的串行接口及串行通信输入/输出接口是CPU外设间信息的桥梁，它可以制成一块单独的大规模集成电路，也可以和CPU集成在同一块芯片上，单片机中就是后一种结构。I/O接口有并行接口和串行接口两种。5.1.1MCS—51内部并行I/O端口8031有四个并行端口，分别命名为P0、P1、P2和P3。这四个并行I/O端口的内部位结构如图51所示，每个端口皆有八

2、位。由图51可见，每个位结构都有一个输出锁存器和一个输入缓冲器。输出锁存器，用于存放需要输出的数据。5.1MCS-51的并行接口及其应用第五章MCS-51单片机的硬件资源每个端口的八位输出锁存器构成一个特殊功能寄存器，且冠名与端口相同。输入缓冲器用于对端口引脚上输入数据进行缓冲，因此各引脚上输入的数据必须一直保持到CPU把它读走为止。P0、P1、P2和P3端口的电路形式不同，其功能也不同。下面结合电路结构就其功能加以说明。一、P0口第五章MCS-51单片机的硬件资源在访问外部存储器时，P0口是一个真正的双向数

3、据口，并分时送出地址的8位和送出（接收）相应存储单元的数据。第五章MCS-51单片机的硬件资源图51(a)是P0口的位结构图，它包括一个输出锁存器，两个三态缓冲器，一个输出驱动电路和一个输出控制电路。＆MUX锁存器DQCPQ读锁存器内部总线写入读引脚地址/数据控制vccP0.x（a）p0口电路逻辑第五章MCS-51单片机的硬件资源当从P0口输出地址或数据时，控制信号应为高电平1，模拟转换开关（MUX）把地址/数据信息经反相器和下拉场效应管接通，同时与门打开。输出的地址或数据既通过与门去驱动上拉场效应管，又通过

4、反相器去驱动下拉场效应管。例如，若地址/数据信息为“0”，该“0”信号一方面通过与门使上拉场效应管截止，另一方面经反相器使下拉场效应管导通，从而使引脚上输出相应的“0”信号，反之，若地址/数据信息为“1”，将会使上拉场效应管导通而下拉场效应管截止，引脚上将出现相应的“1”信号。第五章MCS-51单片机的硬件资源若P0口作为一般I/O口使用，在CPU向端口输出数据时，对应的输出控制信号应为0，模拟转换开关将把输出级与锁存器Q端接通。同时，因与门输出为0，使上拉场效应管处于截止状态，因此输出级是漏极开路电路。这样，

5、当写脉冲加在触发器时针端CP上时，则与内部总线相连的D端数据取反后就出现在Q端，再经场效应管反相，在P0引脚上出现的数据正好是内部总线的数据。不难看出，P0口在输出地址/数据信息和作为一般I/O口输出数据时，其输出驱动电路的工作状态是有差别的。第五章MCS-51单片机的硬件资源一般P0口的输出级能驱动8个LSTTL输入，但对NMOS输入而言，P0口做地址/数据总线口使用时，不必外加提升电阻。而作一般I/O口使用时，由于输出驱动电路工作于开漏状态，故需外接上拉电阻。当P0口引脚上输入数据，此时上拉FET应一直处于

6、截止状态。引脚上的外部信号即加在下面一个三态缓冲器的输入端，又加在下拉FET的漏极，假定在此之前曾输出锁存过数据0，则FET是导通的，这样引脚上的电位就始终被钳位在0电平，使输入高电平无法读入。因此作为一般I/O口使用时，P0口是一个准双向口，即输入数据时，应先向口写“1”，使两个FET均截止，然后方可作高阻抗输入。第五章MCS-51单片机的硬件资源但在P0口连接外部存储器时，由于访问外部存储器期间，CPU会自动向口0的锁存器写入0FFH，所以，对用户而言，P0口用作地址/数据总线时,则是一个真正的双向口。上面

7、所述为数据由引脚输入的情况，称为“读引脚”操作。但在有些情况下，例如用一根口线去驱动一个晶体管的基极，则向此口线写“1”时，晶体管导通，并把引脚上的电平拉低，这时若从引脚上读取数据，会把此数据错读为0。为了避免错读引脚上电平的可能性，单片机中还提供了另一类所谓“读锁存器”操作。第五章MCS-51单片机的硬件资源这类操作的特点是：先读口，随之可对读入的数据进行修改，然后再写到端口上。例如执行指令ORLP0，A时，则先把P0上的内容读入CPU，然后与A累加器内容按位进行逻辑“或”操作，最后把“或”的结果送回P0口。

8、能使单片机产生这种读-修改-写操作的指令，其目的操作数一般为某I/O口或口的某一位，这些指令是：ANL，ORL，XRL，JBC，CPL，INC，DEC，DJNZ，MOVPX·Y，C，CLRPX·Y和SETBPX·Y等，它们的含义详见指令系统一章的说明。第五章MCS-51单片机的硬件资源综上所述，P0口既可作地址/数据总线口，这时它是真正的双向口，也可作通用I/O口，但只是一个准双向口。