serdes 详细文档

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1、第三章技术实现千兆位串行I/O的相关技术实际的串行I/O在前面的章节中，我们分析了输入/输出(I/O)设计将面临的一些挑战。同时，我们也注意到串行I/O可以提供很多优点。但是，一名设计工程师怎样才能真正充分利用串行I/O的各种技术呢？在开始设计之前，我们需要知道什么对于实现串行I/O是有益的。我们需要研究一些基于串行设计的单元器件，从而了解一下是否有现成的工具可以帮助实现串行I/O。千兆位串行的实现在本章中，我们讨论了千兆位（multi-gigabit）链路设计的相关技术，同时也会介绍一下串行器/解串器（SERDES）及其基本构成单元

2、，最后我们还讨论了所有这些速率是如何达到的（图3-1）。我们还将从逻辑和物理两个层面回顾串行数据流的格式。本章的内容是千兆位I/O设计的基础。XILINX·19轻松实现高速串行I/O·串行器/解串器串行器/解串器和CDR的历史串并转换和并串转换一开始就是I/O设计的一部分。时钟恢复，或“把时钟锁定在输入比特流上”也早就是I/O设计的一部分。那么为什么SERDES突然变得这么重要呢？图3-1SERDES结构框图随着集成电路尺寸的变小，最大翻转速率（Fmax）的增大，I/O的带宽需求也日益增加。事实上，一些技术甚至允许I/O的频率比Fma

3、x还要快。Fmax：在给定技术或领域中，触发器的最大翻转速率20·XILINX技术基本工作原理和总体框图让我们来看看SERDES的基本构成模块（图3-2）。图3-2SERDES总体结构框图·串行器：将速率为y的n位宽并行数据转变成速率为n*y的串行数据。·解串器：将速率为n*y的串行数据转变成速率为y的n位宽并行数据。·Rx（接收）对齐：将接收的数据对齐到合适的字边界。可以使用不同的方法，从自动检测和对齐特殊的预留比特序列（通常也称作comma字符），到用户控制的比特调整。·时钟管理器：管理各种时钟操作，包括时钟倍频，时钟分频，时钟恢

4、复。·发送FIFO（先进先出）：在输入数据发送之前，暂时保存数据。·接收FIFO：在接收数据被提取之前，暂时保存数据。在需要时钟修正的系统中，接收FIFO是必须的。·接收线路接口：模拟接收电路，包括差分接收器，还可能包括有源或者无源均衡电路。·发送线路接口：模拟发送电路，可以支持多种驱动负荷。通常还带有转换的预加重部分。·线路编码器：将数据编码成适应不同线路的格式。编码器通常会消除长的无转变位的序列，同时还可以平衡数据中0、1的出现次数。（这是一个可选模块，某些SERDES可能没有。）·线路译码器：将线路上的编码数据分解成原始数据。（

5、这是一个可选模块，编码可能在SERDES外完成。）·时钟修正和通道绑定：修正发送时钟和接收时钟之间的偏差，同时也可实现多通道间的歪斜修正。（通道绑定是可选的，并不一定包含在SERDES中。）XILINX·21轻松实现高速串行I/O·其他可能包括的功能模块有：循环冗余检测（CRC）码生成器、CRC检测器、多种编码和解码（4b/5b,8b/10b,64b/66b）、可调的扰码器、各种对齐和菊花链选项，以及可配置的时钟前端和后端。SERDES的常用功能还包括不同等级的自环。市场上有多种商用的SERDES。图3-3和图3-4给出了几种SERD

6、ES的结构框图。TM图3-3:Virtex-ⅡProXRocketIO™结构框图22·XILINX技术TM图3-4:Virtex-ⅡProXRocketIO™结构框图为何SERDES速度如此之快？人们多少会觉得千兆位SERDES是不可思议：它们就像魔法一样。千兆位SERDES可以工作在3、5甚至10Gb/s。它怎么可能达到这么高的速度呢？千兆位SERDES可以使用多种技术来实现这种工作速度。这些技术中多数都采用了多重相位技术（图3-5和图3-6）。通过分析多重相位数据提取电路，我们可以知道多重相位有何帮助。如果输入的串行数据流比特率为

7、x，那么我们可以使用多重相位以x/4的低速时钟来重新组织数据流。输入的数据流直接连接到4个触发器，每一个触发器运行在时钟的不同相位上（0、90、180以及270）。XILINX·23轻松实现高速串行I/O·图3-5多重相位数据提取电路24·XILINX技术图3-6多重相位提取电路的示例波形每个触发器的输出连接到时钟相位小90度的触发器，直到到达时钟相位为0的触发器。这样，输入数据流就被分解成了1/4输入速率，4bit宽度的并行数据流。在上述的示例电路中，相位等差排列，时钟频率严格等于输入数据流速率的1/4。怎样才能实现呢？我们必须和输

8、入的数据流保持锁定。我们可以使用典型的锁相环来实现这一点，但是锁相环需要一个全速率的时钟，这是很难满足的。锁相环是高速SERDES设计中最重大的改进之一，它主要用于时钟和数据恢复。一般的锁相环需要有运行在数据速率上的时钟