PrimeTime中文教程

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1、摘要：本文介绍了数字集成电路设计中静态时序分析（StaticTimingAnalysis）和形式验证（FormalVerification）的一般方法和流程。这两项技术提高了时序分析和验证的速度，在一定程度上缩短了数字电路设计的周期。本文使用Synopsys公司的PrimeTime进行静态时序分析，用Formality进行形式验证。由于它们都是基于Tcl（ToolCommandLanguage）的工具，本文对Tcl也作了简单的介绍。关键词：静态时序分析形式验证PrimeTimeFormalityTcl目录第一章绪论………………………………(1)

2、1.1静态时序分析1.2时序验证技术第二章PrimeTime简介………………………………(3)2.1PrimeTime的特点和功能2.2PrimeTime进行时序分析的流程2.3静态时序分析中所使用的例子2.4PrimeTime的用户界面第三章Tcl与pt_shell的使用………………………………(6)3.1Tcl中的变量3.2命令的嵌套3.3文本的引用3.4PrimeTime中的对象3.4.1对象的概念3.4.2在PrimeTime中使用对象3.4.3针对collection的操作3.5属性3.6查看命令第四章静态时序分析前的准备工作…………

3、……………………(12)4.1编译时序模型4.1.1编译StampModel4.1.2编译快速时序模型4.2设置查找路径和链接路径4.3读入设计文件4.4链接4.5设置操作条件和线上负载4.6设置基本的时序约束4.6.1对有关时钟的参数进行设置4.6.2设置时钟－门校验4.6.3查看对该设计所作的设置4.7检查所设置的约束以及该设计的结构第五章静态时序分析………………………………(18)5.1设置端口延迟并检验时序5.2保存以上的设置5.3基本分析5.4生成pathtimingreport5.5设置时序中的例外5.6再次进行分析第六章Forma

4、lity简介………………………………(22)6.1Formality的基本特点6.2Formality在数字设计过程中的应用6.3Formality的功能6.4验证流程第七章形式验证………………………………(27)7.1fm_shell命令7.2一些基本概念7.2.1ReferenceDesign和ImplementationDesign7.2.2container7.3读入共享技术库7.4设置ReferenceDesign7.5设置ImplementationDesign7.6保存及恢复所作的设置7.7验证第八章对验证失败的设计进行Debug

5、………………………………(32)8.1查看不匹配点的详细信息8.2诊断程序8.3逻辑锥8.3.1逻辑锥的概念8.3.2查看不匹配点的逻辑锥8.3.3使用逻辑锥来Debug8.3.4通过逻辑值来分析诸论1第一章绪论我们知道，集成电路已经进入到了VLSI和ULSI的时代，电路的规模迅速上升到了几十万门以至几百万门。而IC设计人员的设计能力则只是一个线性增长的曲线，远远跟不上按照摩尔定律上升的电路规模和复杂度的要求。这促使了新的设计方法和高性能的EDA软件的不断发展。Synopsys公司的董事长兼首席执行官AartdeGeus曾经提到，对于现在的IC

6、设计公司来说，面临着三个最大的问题：一是设计中的时序问题；二是验证时间太长；三是如何吸引并留住出色的设计工程师。他的话从一个侧面表明了，随着IC设计的规模和复杂度的不断增加，随着数百万系统门的设计变得越来越普遍，时序分析和设计验证方面的问题正日益成为限制IC设计人员的瓶颈。对于这些问题，设计者们提出的策略有：创建物理综合技术、开发更快更方便的仿真器，使用静态时序分析和形式验证技术、推动IP的设计和应用等等。本文将着重于探讨其中的静态时序分析和形式验证两项技术，在集成电路设计日益繁复的背景下，它们为IC产品更快更成功地面对市场提供了可能。§1.1

7、静态时序分析一般来说，要分析或检验一个电路设计的时序方面的特征有两种主要手段：动态时序仿真（DynamicTimingSimulation）和静态时序分析（StaticTimingAna-lysis）。动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类型。但是它也存在着比较明显的缺点：首先是分析的速度比较慢；其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(criticalpat-hs)，因为输入矢量未必是对所有相关的路径都敏感的。静态时序分析的分析速度比较快，而且它会对所有可能的路径都进行检查，不存在

8、遗漏关键路径的问题。我们知道，IC设计的最终目的是为了面对竞争日益激诸论2烈的市场，Time-to-market是设计者们不得不考虑的问题，因此对他们