VHDL语言的数据类型及运算操作符

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1、第四章VHDL语言的数据类型及运算操作符号VHDL语言像其它高级语言一样，具有多种数据类型。对大多数数据类型的定义，两者是一致的。但是也有某些区别，如VHDL语言中可以由用户自己定义数据类型，这一点在其它高级语言中是做不到的。4.1VHDL语言的客体及其分类在VHDL语言中凡是可以赋予一个值的对象就称为客体（Object）。客体主要包括以下3种：信号、变量、常数（Signal、Variable、Constant）。在电子电路设计中，这3类客体通常都具有一定的物理含义。例如，信号对应地代表物理设计中的某一条硬件接线；常数对应地代表数字电路中的电源和地等。

2、当然，变量对应关系不太直接，通常只代表暂存某些值的载体。3类客体的含义和说明场合如下表所示。4.1.1常数（Constant）常数是一个固定的值。所谓常数说明就是对某一常数名赋予一个固定的值。通常赋值在程序开始前进行，该值的数据类型则在说明语句中指明。常数说明的一般格式如下：CONSTANT常数名：数据类型:=表达式；例如：CONSTANTVcc:REAL:=5.0;CONSTANTDALY:TIME:=100ns;CONSTANTFBUS:BIT_VECTOR:=“0101”;常数一旦被赋值就不能再改变。上面Vcc被赋值为5.0V，那么在所有的VHDL

3、语言程序中Vcc的值就固定为5.0V，它不像后面所提到的信号和变量那样，可以任意代入不同的数值。另外，常数所赋的值应和定义的数据类型一致。例如：CONSTANTVcc：REAL:=“0101”；这样的常数说明显然是错误的。4.1.2变量（Variable）变量只能在进程语句、函数语句和过程语句结构中使用，它是一个局部量。在仿真过程中，它不像信号那样，到了规定的仿真时间才进行赋值，变量的赋值是立即生效的。变量说明语句的格式为：VARIABLE变量名：数据类型约束条件:=表达式；例如：VARIABLEx，y：INTEGER;VARIABLEcount：INT

4、EGERRANGE0TO255:=10；变量在赋值时不能产生附加延时。例如，tmp1，tmp2，tmp3都时变量，那么下式产生延时的方式时不合法的：tmp3:=tmp1+tmp2AFTER10ns;4.1.3信号（Signal）信号是电子电路内部硬件连接的抽象。它除了没有数据流动方向说明以外，其它性质几乎和前面所述的“端口”概念一致。信号通常在构造体、包集合和实体中说明。信号说明语句格式为：SIGNAL信号名：数据类型约束条件:=表达式；例如：SIGNALsys_clk:BIT:=‘0’;SIGNALground:BIT:=‘0’;在程序中，信号值的代入

5、采用“<=”代入符，而不是像变量赋值时用“:=”符。而且信号代入时可以附加延时。例如，s1和s2都时信号，且s2的值经10ns延时以后才被代入s1。此时信号传送语句可书写为：s1<=s2AFTER10ns;信号时一个全局量，它可以用来进行进程之间的通信。一般来说，在VHDL语言中对信号赋值时按仿真时间来进行的。信号值的改变也需按仿真时间的计划表行事。4.1.4信号和变量值代入的区别信号和变量值的代入不仅形式不同，而且其操作过程也不相同。在变量的赋值语句中，该语句一旦被执行，其值立即被赋予变量。在执行下一条语句时，该变量的值就为上一句新赋的值。变量的赋值符

6、为“:=”。信号代入语句采用“<=”代入符，该语句即使被执行也不会使信号立即发生代入。下一条语句执行时，仍使用原来的信号值。由于信号代入语句是同时进行处理的，因此，实际代入过程和代入语句的处理是分开进行的。信号和变量值代入的区别（续）如下面左图所示，信号C和D的代入值（A+B）和（C+B）将由PROCESS外部通过进程的敏感信号A，B，C取得。进程执行时，只从信号所对应的实体取值，只要不碰到WAIT语句或进程执行结束，进程执行过程中信号值是不进行代入的。如下面右图所示，为了进行仿真，需要让代入和处理交替地反复进行。4.1.5信号和变量值代入的区别---举

7、例现在来看下例中两个进程描述的语句。首先，由于信号A发生变化使进程语句开始启动执行。这样一来，仿真器对进程中的各语句自上至下地进行处理。当进程所有语句执行完毕，或者中途碰到WAIT语句时，该进程执行结束，信号代入过程被执行。代入同样应按顺序自上至下地进行。在第一个进程中，D中最初代入的值是A，接着又代入C值。尽管D中先代入A值，后代入C值，在时间上有一个Δ的延时，但是，在代入时由于不进行处理，因此仿真时认为是时间0值延时。因此D的最终值应为C，这样X和Y的内容都为B+C。在第二个进程中，D是变量。在执行“D：=A；”语句以后，A的值就被赋给D，所以X为B

8、+A。此后又执行“D：=C；”，从而使Y为B+C。从这里可以看出，信号量的值将进