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《基于FPGA的通用可逆计数器的设计及实现》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、22∀计量与测试技术#2010年第37卷第12期基于FPGA的通用可逆计数器的设计及实现DesignofaGeneralPurposeReversibleCounterBasedonFPGA张寅赵剡秦超(北京航空航天大学仪器科学与光电工程学院,北京100191)摘要:计数器作为一种数据采集设备,是各领域测量系统的重要组成部分。针对传统计数器功能单一,电路复杂、调试困难,设备升级、维护成本高的缺点,本文研究开发了一种基于FPGA的通用可逆计数器,实现可逆计数、频率测量和占空比测量等功能;并通过实验测试验证了该设计的可行性及准
2、确性;已经成功应用于惯性测量单元的测试系统,也为其他领域的测试系统中可逆计数器的设计提供了参考和依据。关键词:可逆计数器;FPGA;计数;频率测试;占空比测试;惯性测量单元1基于FPGA的通用可逆计数器测试原理2硬件设计基于FPGA的通用可逆计数器可以实现计数、频率本文研究开发的计数器以FPGA为核心,外接50测量、占空比三项功能。MHz晶振,挂接串口模块、显示模块、按键模块和信号调计数功能是利用FPGA的IO管脚敏感被测脉冲高理模块,整体方案如图1所示。低电平变化,如果检测到被测脉冲的上升沿,则计数值加1,在一定的测量时间内的计数总值,即
3、为计数结果。计数器每两路通道为一组,一共具有6组12个通道。每组内的两个信号可以分别测试计数结果分别存储,也可以将两路脉冲分为正脉冲和负脉冲,正负脉冲计数结果相减后为一组的计数结果,这样就实现了可逆计数。由于每路计数都会有1误差,所以两路合并后误差会为2。图1可逆计数器硬件设计方案频率的测量采用等精度测频法,若被测信号X频率为fx,预置测量时间门为Gate-P,精确测量时间门为21FPGA的选型Gate,Gate收被测信号和Gate-P的控制。每次频率测量FPGA采用Altera公司的Cyclone系列的FPGA,型号在被测信号第一个
4、上升沿到来时开启Gate,经过Gate-P为EP3C16Q240。它拥有15408个逻辑单元(LE)、504Kbit后被测信号第一个上升沿到来时关闭Gate。在Gate内的嵌入式RAM、4个可编程锁相环(PLL)、20个全局时钟可逆计数器分别对被测信号X和高频时钟信号Y进行网络、136个可用IO管脚、支持15V、18V、25V、30计数,计数结果分别为AX和AY,则被测信号频率为fx=V、33V电平,无需外接上下拉电阻。丰富的LE单元及(AX/AY)fY。由于Gate起始时间由受待测信号的决定,所IO管脚让可逆计数器的全部功能集成在F
5、PGA内部变得以Gate的时间长度为fX的整数倍,因此X的计数是无误差可实现,同时简化了硬件设计,缩短了调试硬件的时间。的,而Y的计数则存在1误差,系统相对误差为:504Kbit的存储单元也使的数据存储变得更加简单,由AXAX于计数结果本身占用空间不大,所以不用外接RAM即可fY-fYfXAY-1AY1满足对数据的存储要求。4个PLL可用于对外接晶振的=(1)fXAXAY倍频,可以使用户简单切换量程,对高频脉冲可以使全局fYAY时钟在外接50MHz晶振的情况下最高倍频至1300MHz,1-6当Gate-p1s,fY=50MHz时,fX!1
6、0Hz。足以满足绝大多数测量系统的计数要求。5022信号调理占空比的测量不是对被测信号计数,而是将被测信信号接入采用同轴电缆连接器(BayonetNutConnec号的高电平作为选通信号对高频时钟信号计数选通信tor即BNC接头)保证了接入信号在传输过程中的质量,号。在测量时间Gate内,当被测信号为高电平时对时钟之后经过一级施密特触发器滤除噪声,之后为了更好的信号计数,为低电平时不计数,得到技术结果M;在测量时间Gate内,时钟信号的总脉冲数为N,则M/N就是占保护FPGA延长其使用寿命和低功耗,串接了200电阻空比。将5VTTL电平
7、与33VCMOS电平匹配后接入FPGA。测量时间Gate的长度,由对时钟信号的计数来保23串口、显示及按键控制部分证。若要求Gate为Ts,时钟信号频率为f0Hz,当计数值串口采用改良版的MAX232芯片MAX3232。它具有从零增长到Tf0时,就代表经过了Ts。低功耗,可33V供电的特点,可以与FPGA直接挂接。张寅等:基于FPGA的通用可逆计数器的设计及实现23显示器采用较通用的LCD模块RT1602C,其控制接口如(2)测频模块的预置测试时间Gate-P为1s不可调表1所示,VDD为逻辑电源,V0为亮度调整,BL1、B
8、L2为整,由等精度测频法可知,在1s内的计数值就是被测信背光电源。通过对此模块进行读写控制即可显示计数结号的频率。果。按键部分采用分立的按键,用于选择
