南理工EDA数字钟实验报告

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1、南京理工大学EDA（Ⅱ）实验报告——多功能数字时钟学院：电光学院学号：914104******姓名：***指导老师：谭雪琴2016年10月30日摘要本实验主要是对所学习的数字逻辑电路知识的综合应用，利用QuartusII9.1软件并采用FPGA芯片，对多功能数字时钟进行设计、仿真和调试。该数字时钟具有二十四小时显示、星期显示、校分校时、清零保持和整点报时等功能。本系统按照模块设计思想，对每一个功能独立设计电路并封装，设计方法使用了原理图设计，充分发挥其简洁明了、层次清晰等自优点，得到性能完善的电路模块。关键字：数字钟QUARTUSⅡVHDLSmartSOP

2、C实验箱AbstractThisexperimentismainlytolearntheknowledgeofdigitallogiccircuitintegratedapplication,theuseofQuartusII9.1softwareandFPGAchip,multi-functiondigitalclockdesign,simulationanddebugging.Thedigitalclockwitha24-hourdisplay,weekdisplay,schoolhours,clearandmaintainthewholepointo

3、ftimeandotherfunctions.Accordingtothemoduledesignidea,thissystemdesignsthecircuitandpackageforeachfunctionindependently.Thedesignmethodusestheschematicdesign,fullydisplaysitsadvantagessuchasconciseandclear,thelevelisclearandsoon,andobtainstheperfectcircuitmodule.Keywords:DigitalCl

4、ockQuartusIIVHDLSmartSOPC目录一、设计要求2二、电路工作原理2三、各子模块设计31.时钟信号发生模块32.计时模块63.快速校分电路84.显示译码电路105.整点报时电路126.消颤电路13四、调试13五、编译下载14六、实验结果14七、实验总结14参考文献15第15页/共15页一、设计要求本实验要求利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。该数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。实验基本要求：1

5、.能进行正常的时、分、秒计时功能；2.分别由六个数码管显示时分秒的计时；3.K1为系统时能开关，K2为系统清零开关，K3为系统校分开关，K4为系统校时开关。实验提高要求：1.时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”,59’55”,59’57”时报时频率为500Hz,59’59”时报时频率为1KHz）；2.时钟具有闹表设定功能，当时钟到设定时间时能够响铃。3.自由添加其他功能二、电路工作原理主电路是由脉冲信号发生电路利用分频器产生1Hz的时钟信号，该时钟信号驱动计时电路计时，计时电路就是有多片模24或模60计数器级联组成，校分和

6、校时信号和使能信号、清零信号通过组合逻辑电路（门电路）和输入到计数器的使能端和置数端，即能实现异步清零和异步快速校分功能。系统总的逻辑框图如下图第15页/共15页显示电路由74138译码器、多线数据选择器、7447显示译码器和扫描电路组成，由于只用一块显示译码器，故需要扫描电路实现分时复用该芯片，扫描电路为模8计数器，即在一个时刻，只有一位数（4bits）能被数据选择器选中并送至显示译码器，8片数码管中也只有一块被使能显示该位数值。经过模8计数器一个周期后，所有的数值均在对应的数码管上显示一次，当扫描电路的时钟信号足够快时，人眼由于视觉暂留的效果看到8个数

7、码管同时在亮。该电路在完美实现显示功能前提下，大大节省了资源，提高了FPGA资源的利用率。整点报时功能则是组合逻辑电路的应用之一，根据卡诺图方法，得到报时方程，然后用门电路将蜂鸣信号输出到蜂鸣器即能实现整点报时功能。一、各子模块设计1.时钟信号发生模块该实验平台已经提供了48MHz的时钟频率，而计时电路所用的时钟是1Hz的信号，蜂鸣器蜂鸣信号也需要500和1000Hz的信号，故需要用分频电路对48MHz信号进行分频得到所需信号。为提高电路设计的简便性和准第15页/共15页确性，该分频电路主要有二分频、三分频、十分频等电路模块组装而成：a)二分频：二分频电路

8、就是一个D触发器，其原理图电路如下：波形仿真图如下：b)三分频：三