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《Verilog-HDL中的语句进阶》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库。
1、有限状态机设计:用状态机设计一个二进制序列检测器,其功能是检测一个4位二进制序列“1111”,即输入序列中如果有4个或4个以上连续的“1”出现,输出为1,其它情况下,输出为0。其输入输出如下所示:输入x:000101010110111101111110101输出z:000000000000000100001110000modulefsm_seq(x,z,clk,reset,state);inputx,clk,reset;outputz;output[2:0]state;reg[2:0]state;regz;parameters0='d0,s1='d1,s2='d2,s3='d3,
2、s4='d4;always@(posedgeclk)beginif(reset)beginstate<=s0;z<=0;endelsecasex(state)s0:beginif(x==0)beginstate<=s0;z<=0;endelsebeginstate<=s1;z<=0;endends1:beginif(x==0)beginstate<=s0;z<=0;endelsebeginstate<=s2;z<=0;endends2:beginif(x==0)beginstate<=s0;z<=0;endelsebeginstate<=s3;z<=0;endends3:begi
3、nif(x==0)beginstate<=s0;z<=0;endelsebeginstate<=s4;z<=1;endends4:beginif(x==0)beginstate<=s0;z<=0;endelsebeginstate<=s4;z<=1;endenddefault:state<=s0;endcaseendendmodule算法状态机图ASM设计一个带异步复位的4位二进制计数器,计数器有三个输入信号,分别是reset、clk和up_down,输出信号count为二进制数。1.当reset为高电平时,输出信号count等于0;2.当reset为低电平、输入控制信号up_d
4、own为高电平时,每遇到一个输入时钟信号clk,计数器就加1.3.当reset为低电平、输入控制信号up_down为低电平时,每遇到一个输入时钟信号clk,计数器就减1.moduleup_down_count(clk,reset,up_down,count);inputclk,reset,up_down;outpt[3:0]count;reg[3:0]count;always@(posedgeclkorposedgereset)if(reset)count<=4’d0;elseif(up_down==1)count<=count+1;elseif(up_down==0)count
5、<=count+1;endmodule层次化设计描述一个含有三个模块的电路,如下图:顶层程序:moduletop(a,b,c,d,e,f,clk,q);inputa,b,c,d,e,f;ouptutq;wires1,s2;add_3G1(.x1(a),.x2(b),.x3(c),.y(s1));//模块例化or_3G2(.x1(d),.x2(e),.x3(f),.y(s2));xorddfG3(.x1(s1),.x2(s2),.x3(clk),.y(q));endmodule模块and_3:moduleadd_3(x1,x2,x3,y);inputx1,x2,x3;outputy
6、;assigny=(x1&x2)&x3;endmodule模块or_3:moduleor_3(x1,x2,x3,y);inputx1,x2,x3;outputy;assigny=(x1
7、x2)
8、x3;endmodule模块xorddf:modulexor_dff(x1,x2,x3,y);inputx1,x2,x3;outputy;regy;wiret;assignt=x1^x2;always@(posedgex3)y<=t;endmodule流水线技术流水线技术,即在长延时的逻辑功能块中插入触发器,使复杂的逻辑操作分步完成,减小每个部分的延时,从而使系统的运行频率得以提高。流水线
9、设计的代价是增加了寄存器逻辑,增加了芯片资源的耗用。如某个复杂逻辑功能的实现需较长的延时,可将其分解为几个(如3个)步骤来实现,每一步的延时变小,在各步间加入寄存器,以暂存中间结果,这样可大大提高整个系统的最高工作频率。流水线操作的概念示意图设计实例--8位全加器moduleadder8(cout,sum,cina,cinb,cin,clk);inputcin,clk;input[7:0]cina,cinb;output[7:0]sum;outputcout;reg[7:0]su