上海第二工业大学VHDL复习题

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1、VHDL复习题选择题1.进程中的信号赋值语句，其信号更新是__C__A.按顺序完成B.比变量更快完成C.在进程的最后完成D.都不对2.VHDL是一种结构化设计语言，一个设计实体（电路模块）包括实体与结构体两部分，结构体描述__B__A.器件外部特性B.器件内部功能C.器件的综合约束D.器件的外部特性与内部功能3.用VHDL编写的代码，以下几种说法错误的是___D____A.if属于顺序执行语句B.function只能有一个返回值C.信号的event属性必须和某个测试条件关联，例如if(clk’eventandc

2、lk=’1’)D.Variable和signal可以再同处声明，但作用不同。4.对于VHDL下列说法错误的是_A___A.VHDL程序中是区分大小写的B．一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成。C．VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义元件的引脚。D．结构体是描述元件内部的结构和逻辑功能。5.对于状态机下列说法不正确的是___C__A.状态机由时序电路和组合电路组成。B．米里（Mealy）型状态机和摩尔（Moore）的区别仅在于其组合电路有没有外

3、部输入信号C．状态机必须有复位信号输入，但可以没有时钟信号输入。D．状态机的状态通常用自定义的枚举型信号（signal）表示一.根据给定的VHDL程序，画出全加器的结构化图，并标注型号u0_co,u0_s,u1_co的位置libraryieee;useieee.std_logic_1164.all;entityfull_adderisport(a,b,cin:instd_logic;s,co:outstd_logic);endfull_adder;architecturefulloffull_adderisco

4、mponenthalf_adderport(a,b:instd_logic;s,co:outstd_logic);endcomponent;signalu0_co,u0_s,u1_co:std_logic;beginu0:half_adderportmap(a,b,u0_s,u0_co);u1:half_adderportmap(u0_s,cin,s,u1_co);co<=u0_cooru1_co;endfull;答案：2.改错architectureoneofsampleisbeginvariablea,b,

5、c,clock:std_logic;processBeginifnot(clock’eventandclock=’1’)x<=axorborc;endif;endprocess;end;答案：architectureoneofsampleissignala,b,c,clock:std_logic;beginprocess(a,b,c,clock)beginifnot(clock’eventandclock=’1’)x<=axorborc;endif;endprocess;endone;代码设计1.请用VHDL设

6、计一个三输入或非门答案：libraryieee;useieee.std_logic_1164.all;entitynorthreeisport(a,b,c:inbit;y:outbit);endentity;architectureoneofnorthreeisbeginy<=not(aorborc);endone;1.设计一个能统计时钟上升沿和下降沿数目之和的电路答案：libraryieee;useieee.std_logic_1164.all;entitytestisport(clock:instd_log

7、ic;sum:outintegerrange0to255);endtest;architectureoneoftestissignals1,s2:integerrange0to255;beginprocess(clock)beginif(clock'eventandclock='1')thens1<=s1+1;elsif(clock'eventandclock='0')thens2<=s2+1;endif;endprocess;sum<=s1+s2;endone;2.根据原理图写出完整相应的VHDL代码libr

8、aryieee;useieee.std_logic_1164.all;entitytestisport(a,b,c:inbit;d:outbit);endtest;architectureoneoftestisbegind<=not(aand((aandb)or(notc)));endone;