Synplify_Pro使用手册

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1、4.5.1SynplifyPro软件的使用在FPGA设计中，许多设计人员都习惯于使用综合工具SynplifyPro。虽然ISE软件可以不依赖于任何第三方EDA软件完成整个设计，但SynplifyPro软件有综合性能高以及综合速度快等特点，无论在物理面积上还是工作频率都能达到较理想的效果。因此如何在ISE中调用SynplifyPro综合工具，并进行无缝的设计连接仍然是设计人员需要解决的一个设计流程问题。1.SynplifyPro综合软件的安装下面介绍SynplifyPro的安装步骤。运行安装程序，欢迎界面过后，将出现如图4-89所示的安装选择界面，可以根据自己的需要选择相应的组件。然后按照

2、默认选项继续即可完成安装图4-89Synplify的安装选择界面在Synplify安装完后，还需要安装Identify。在开始程序Synplify菜单栏中会出现“Identify211Installation”，双击即开始安装，一般来讲，可以按照默认选项继续，直至安装完毕。安装完之后需要添加授权的License文件，才能正常使用。2.关联ISE和SynplifyPro完成了SynplifyPro安装后，需要将其和ISE软件关联后才能使用SynplifyPro进行综合。运行ISE软件，在主界面中选择“Edit

3、Preference”菜单项，进行“Reference”设定如图4-90所示。在

4、弹出的Preference对话框中选择“IntegratedTools”选项卡。该选项卡用于设定与ISE集成的软件的路径，第三项的SynplifyPro就用于设定SynplifyPro仿真软件的路径，如图4-91所示。 图4-90选择Preference菜单项                                                            图4-91ISE集成工具设定页面单击SynplifyPro文本框后面的按钮，会弹出一个文件选择对话框，选择SynplifyPro安装路径下bin目录下的“synplify_pro.exe”文件即可。注意：在“Int

5、egratedTools”选项卡中还可以看到其他几个可以和ISE进行无缝链接的第三方软件，如ModelSim、synplifyLeonardoSpectrum、ChipScopeAnalyzer等软件。3.SynplifyPro的使用方法简介Synthesis将HDL代码转化为门级网表的过程，其对电路的综合包括以下3个步骤：首先，HDLcompilation把HDL的描述编译成已知的结构元素；其次，运用一些算法，对设计进行面积优化和减小时延。在没有目标库的情况下，Synplify只能执行一些最基本的优化措施；最后，将设计映射到指定厂家的特定器件上，并执行一些附加的优化措施，包括根据由器件

6、供应商提供的专用约束进行优化。工程文件以*.prj作为扩展名，以tcl的格式保留了以下信息：设计文件、约束文件、综合时开关选项的设置情况等。1）SynplifyPro用户界面介绍SynplifyPro是标准的windows应用程序，所有功能均可以通过菜单选择来实现。下面按照图4-92中数字所标示的次序，对其界面作简要介绍。图中1表示Synplify的主要工作窗口，在这个窗口中可以详细显示设计者所创建工程的详细信息，包括工程的源文件，综合后的各种结果文件。同时如果综合完成后，每个源文件有多少错误或者警告都会在这个窗口显示出来。图中2表示TCL窗口，在这个窗口中设计者可以通过TCL命令而不是

7、菜单来完成相应的功能。图中3表示观察窗口，在这里可以观察设计被综合后的一些特性，比如最高工作频率等。图中4是状态窗口，它表示现在Synplify所处的状态，比如下图表示Synplify处于闲置状态，在综合过程中会显示编译状态、映射状态等等。图中5所示的一些复选框，可以对将要综合的设计的一些特性进行设置。Synplify可以根据这些设置对设计进行相应的优化工作。图中6是运行按钮，当一个工程加入之后，按这个RUN按钮，Synplify就会对工程进行综合。图中7所示的是Synplify的工具栏。图4-92SynplifyPro综合工具示意图2）建立工程、添加源文件建立工程首先需要打开Synpl

8、icityPro。点击“开始”菜单，依次选择“程序SynplicitySynplifyPro”，启动SynplifyPro。在工程窗口中包含了以下内容：源文件信息、结果文件信息和目标器件信息。缺省情况下，当Synplify启动时将自动建立一个新工程。这时，可以选择将工程，以新名字保存。如果结束了一个工程的操作，想新建一个工程，则可以选择“FILENEW”；然后选择工程文件，就可以建立一个新的工程。这项操作也可以通过工具条来进行，单击