I2C总线接口的FPGA实现

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1、万方数据科教创新2009年第11期·总356期12C总线接口的FPGA实现王昌龙(贵州大学理工学院08级硕士贵州贵阳550025)中图分类号:TN文献标识码:A文章编号:1007—0745(2009)11—0130—02摘要:本文夯绍了一种用V,riIog语言编程的基于现场可编程门阵列(FPGA)的【2C总线接口的实现方法.简述了12C总线协议.重,最介绍了基于FPGA的12C总线按I:7的系统结构及实现方法。t关键词:12c总线FPGAEEPKOM、Verilog⋯、矗..⋯。勰一、引言由十12C总线的连线少,结构简单。可不用专fJ的

2、母板和插座直接用导线互连各个设备,因而可大大简化系统的硬件没计。许多半导体厂商都引进了此项总线技术。并推出了不少带12C总线接口的芯片。已有不少文献讨论r12C总线接f1的其他编程技术,本文从另一个角度论述基于FPGA的12C总线接口的实现方法。二、12C总线特征只有总线处于闲的状态时数据才能被初始化。在数据传输期间,只要时钟线为高电平,数据总线必须保持稳定。否则数据线上的任何变化会被当作“启动”或者“终止”信号。图一所示是被定义的总线状态。{,/、/_])-_、、/\/\/S‘\/-教曙fftjm。-lzj4%&■在.tA、B,C,D

3、各段的工作情况如下:A段:总线处于非忙状态,数据线(SDA)和时钟线(SCL)都保持高电平。.B段:启动数据传输,时钟线(SCL)为高电平,数据线(SDA)由高电平变为低电平的下降沿被认为是“启动”信号。只有启动信号到来后,其他命令才有效。C段:停止数据传说,时钟线(SCL)为高电平时,数据线有低电平变为高电平.高电平的上升沿被认为是“停止”信号到来。随着“停止”信号的出现。所有的外部操结束。D段:数据有效段,在出现“启动”信号后,在时钟线(SCL)为高电平期间,数据是稳定的,这时数据线上的数据即足要传输的数据。数据线上的数据的改变必须

4、在时钟线的低电平期间完成,每位数据占用一位时钟脉冲,每位数据的传输都是有“启动”信号开始,结束于“停止”信号。三、12C总线的读写操作的时序1.12C总线的读操作的时序EEPROM的淫操作是通过渎写控制器读取EEPROM中指定地址的存储单元巾的一字节的数据,具体时序如下:读写控制器先发送一个“启动”控制信号和控制字节到EEPROM.再通过写操作没置EEPROM存储单元的地址.再此期间会产生必要的应答位,接着滨写控制器发送另一个“启动”信号和控制字,EEPROM收到后发出应答信号,然后要寻址的数据从SDA线上输出。2.12C总线的写操作的

5、时序数据发送到EEPROM中指定的存储单元。其过程如下:EEPROM读写控制模块发出“启动”信号后。紧接着送4位12C总线器件特征码1010和3位EEPROM的芯片地址以及写状态位0到总线上。这一字节表示在接到被寻址的EEPROM产生的一个应答信号后.读写控制器发送一个字节EEPROM存储地址和要写入的一字节的数据。EEPROM再接收到存储单元地址后,又产生一个应答位.使读写控制器才发送数据字节。并把数据字节写入被寻址的存储单元。EEPROM再一次发出应答信号,读写控制器接收到应答信号后,产生“停止”信号。至此,完成一次写操作。四、软件

6、设计与实现为了实现该接口,我们还需要设计一个串行读写的EEPROM读写器。为此。设计了如下图所示的EEPROM电路及其测试电路:DATA[7:0】()DATA[7:0】1rRESET‘RESETSDA’ISDACLKRDwRWRSCLISCL一ADDR[10:0】0一>ADDR【100kcK—-'—]AfKEEPROM读写电路原理图但是EEPROM并不是我们要设计的对象,而是用来验证我们的设计。因此我们可以只需要没计一个EEPROM的行为模型,而不需要编写可综合风格的模型,这样可以大大简化我们的设计过程。这里只对操作中的信号线进行模拟,

7、对于没有用的信号线已经把它省略了。对于EEPROM芯片而言用于基本总线操作的引脚只有SCL和SDA。其中SCL是串行时钟端,其输出的信号用于输入和输出的信号同步,写入串行EEPROM的数据用上升沿同步,输出数据用下降沿同步;而SDA为串行数据(或地址)的输入(或输出)总线端。电路可以用同步有限状态机(FSM)的方法来实现。其编写Verilog的源程序其实就是一个实现状态机的过程,EEPROM读写操作的状EEPROM按字节写操作就是通过读写控制器把一个字节的作者简介:王昌龙(1981一),贵州毕节入,贵州大学理学院2008级电路与系谖或写

8、(下转第120页)统专业硕士研究生,研究方向:电子设计及其自动化但DA)⑧鳜堑网万方数据科教创新2009年第11期·总356期背向原地推铅球常出现的错误及纠正方法陈桂玲陈克涛《云梦县中等职业技术学校.湖北云

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