低功耗设计方法

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1、低功耗设计方法内容CMOS电路的功耗来源影响功耗的因素低功耗设计方法工艺级的优化技术版图和晶体管级的优化技术RTL级和逻辑级的优化技术系统级的优化技术采用HDL的低功耗设计流程CMOS电路的功耗来源在数字CMOS电路中，功耗是由三部分构成的PTotal=Pdynamic+Pshort+PleakagePdynamic是电路翻转时产生的动态功耗Pshort是P管和N管同时导通时产生的短路功耗Pleakage是由扩散区和衬底之间的反向偏置漏电流引起的静态功耗CMOS电路的功耗来源静态功耗：CMOS在静态时，P、N管只有一个导通。由于没有Vdd到GND的直流通路，所以CMOS静态功耗应当

2、等于零。但在实际当中，由于扩散区和衬底形成的PN结上存在反向漏电流，产生电路的静态功耗。静态功耗为：其中：n为器件个数CMOS电路的功耗来源动态功耗：CMOS电路在“0”和“1”的跳变过程中，会形成一条从Vdd通过P管网络和负载电容到地的电流Id对负载电容进行充电，产生动态功耗Pdynamic：Pdynamic=KCLVdd2fK：单位时间内的平均上跳次数f：时钟频率CMOS电路的功耗来源短路功耗：CMOS电路在“0”和“1”的转换过程中，P、N管会同时导通，产生一个由Vdd到VSS窄脉冲电流，由此引起功耗在输入波形为非理想波形时，反相器处于输入波形上升沿和下降沿的瞬间，负载管和驱

3、动管会同时导通而引起功耗CMOS电路的功耗来源通常情况下静态功耗占总功耗的1%以下，可以忽略不计，但如果整个系统长时间处于休眠状态，这部分功耗需要进行考虑短路功耗在整个CMOS电路的功耗中只占很小的一部分，对于转换时间非常短的电路，Pshort所占的比例可以很小，但对于一些转换速度较慢的电路Pshort可以占到30%左右，平均大约在10%左右。一般情况下，动态功耗Pdynamic占整个功耗的比例大约为70%~90%。有些文献将CMOS电路的功耗简单的分为两类：静态功耗和动态功耗。影响功耗的因素从动态功耗的表达式可看出，在不影响电路性能，即不降低工作频率的前提下，功耗主要取决于3个因

4、素：工作电压负载电容开关活动性因此功耗优化主要从减小K、CL和Vdd三方面着手。值得注意的是功耗优化是一个整体，单单考虑某一方面是不够的。Pdynamic=KCLVdd2f影响功耗的因素电源电压的选择：降低电源电压将使功耗下降但是对于一定的工艺水平（具有确定的阈值电压），降低电源电压将使电路性能下降，当电源电压降低到接近P和N管的阈值电压之和时，延迟时间急剧增大。在较大的电压下，电路速度几乎与电源电压无关为提高速度，希望在保证器件可靠性的前提下采用尽可能高的电压，为降低功耗，又希望选择尽可能低的电压。要解决这个矛盾，可以在一个芯片内采用多种电压，对影响速度的关键电路选择较高的电压，

5、对大部分非关键电路则选择用减低的电压。影响功耗的因素负载电容：在CMOS电路中电容主要由两方面构成：器件栅电容和节电电容，它们和器件工艺有关连线电容改进电路结构，减少所需MOS管数目是减小负载电容、降低功耗的重要途径。采用动态CMOS电路可简化电路采用互补传输晶体管逻辑（CPL），不仅可以简化电路，还可提高速度随着工艺的发展，布线电容已经超过器件电容为了减小电容，在工艺方面可以选择小的器件，物理设计时减小连线长度。影响功耗的因素开关活动性在CMOS电路中，功耗和开关活动性息息相关。若信号活动性为0，即使负载电容很大，它也不消耗能量开关活动性和数据频率f以及开关活动率k有关：f描述单

6、位时间内信号到达节点的次数，而活动率k则描述到达节点时信号的翻转几率在有些CMOS电路中，伪跳变占据了相当一部分开关活动性，由于此类信号没有任何作用，因此它造成系统功耗的白白损失。为了降低伪跳变带来的浪费，一种办法是消除伪跳变的产生，另一办法是缩短其传播长度。低功耗设计方法低功耗设计是一个系统的问题：必须在设计的各个层次上发展适当的技术综合应用不同的设计策略达到在降低功耗的同时维持系统性能的目的研究证明在不同设计层次上的优化工作对功耗的改善程度是不同的，即设计层次越高，改善功耗的程度越大低功耗设计方法低功耗设计方法一些低功耗设计(DesignforPower,DFP)的基本策略:权

7、衡面积和性能,使用并行、流水化和分布式计算等方法,用面积或时间换取低功耗关闭不用的逻辑和时钟使用专用电路代替可编程逻辑使用规则的算法和结构，以减少控制负荷采用新型的低功耗器件和工艺以下将自底向上,对各层次的功耗设计技术进行具体分析和介绍。工艺级的优化技术多层金属布线：使用上层的金属进行全局互连,可以减小互连电容,从而减小延迟和功耗。通过加工技术的提高减小芯片和封装的电容,也能改善功耗性能：如采用SOI技术、多芯片模块(MCM)能改善功耗性能。这种方法非常有效但很昂贵,