vhdl的结构和实体介绍

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1、VHDL的结构以及实体介绍(P25)本课要了解的问题VHDL的基本结构什么是实体？实体语句的结构端口说明语句的格式、使用方法以及硬件模型;INOUT与BUFFER有何异同?几种典型数据类型BIT、BIT_VECTOR、INTEGER、STD_LOGIC、STD_LOGIC_VECTOR的使用方法。什么是类属说明语句？如何使用？复习：集成电路EDA的设计流程系统划分HDL或原理图输入编译综合适配时序仿真MaxPlusII设计流程STEP1：建立工作库文件夹STEP2：输入设计项目原理图/VHDL文本代码STEP3：存盘，注意原理图/

2、文本取名STEP4：将设计项目设置成ProjectSTEP5：选择目标器件STEP11：硬件测试STEP9：引脚锁定并编译STEP8：仿真测试和波形分析STEP7：建立仿真波形文件STEP6：启动编译STEP10：编程下载/配置原理图输入与HDL输入的比较原理图输入HDL输入直观，编译效率高工作量大，不适合大规模电路，移植性差可以进行行为描述，不必深入电路细节容易修改，移植性好，适合大规模电路一、VHDL语言全名：Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage

3、诞生：1982年1987年，IEEE公布第一个标准版本(87版）1993年，IEEE公布标准的1076-1993版本二、一个VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYvoterISPORT(a,b,c:INSTD_LOGIC;x:BUFFERSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYvoter;ARCHITECTUREoneOFvoterISBEGINx<=(aANDb)OR(bANDc)OR(cANDa);y<=NOTx;ENDARCHITE

4、CTUREone;三人表决器的VHDL描述实体结构体库实体对应模型结构体对应模型USE定义区说明库的使用情况ENTITY定义区描述电路的外部状况，如输入和输出端口ARCHITECTURE定义区描述电路的内部状况，如功能、结构、行为等VHDL程序的基本结构(P24-25)：VHDL是一种硬件描述语言，因此很多语言要素中都有对应的硬件模型。VHDL程序最完整的组成：实体结构体配置VHDL各部分对应的硬件模型：预先定义的数据类型、子程序、元件等库..USEIEEE.STD_LOGIC_UNSIGNED.ALL;..ARCHITECTUR

5、EthreeOFvoterISSIGNALt:STD_LOGIC_VECTOR(2DOWNTO0);BEGINt<=a&b&c;x<=‘1’WHEN(CONV_INTEGER(t)>1)ELSE‘0’;y<=NOTx;ENDARCHITECTUREthree;ARCHITECTUREoneOFvoterISBEGINx<=(aANDb)OR(bANDc)OR(cANDa);y<=NOTx;ENDARCHITECTUREone;ARCHITECTUREtwoOFvoterISSIGNALt:STD_LOGIC_VECTOR(2DOW

6、NTO0);BEGINt<=a&b&c;WITHtSELECTx<=‘1’WHEN“011”,‘1’WHEN“110”,‘1’WHEN“101”,‘0’WHENOTHERS;y<=NOTx;ENDARCHITECTUREtwo;三、库语句简介(P30-33)在利用VHDL进行工程设计时，为了提高效率，常常将一些有用的信息或资料汇集在库中，以供随时调用。一些预先定义好的数据类型、子程序等设计单元先放到程序包，而程序包存放在库中。库程序包数据类型、子程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;格式

7、：LIBRARY库名；USE库名.程序包名.项目名；第一句是打开IEEE库；第二句是使用IEEE库中STD_LOGIC_1164程序包的所有内容。如果项目名是ALL，表明开放库中指定程序包内的所有内容。库语句解释(P30-33)：三、实体语句(P25-28)ENTITY实体名称IS[GENERIC（类属表）；][PORT（端口表）；]END实体名；LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYvoterISPORT(a,b,c:INSTD_LOGIC;x:BUFFERSTD_LOGIC;

8、y:OUTSTD_LOGIC);端口说明语句类属说明语句端口说明语句voter实体对应模型注意ENTITY、IS、END为保留字，不可以更改。接在ENTITY后面的voter为实体的名称。实体名必须与END后面的实体名称必须一致，同时它们也必须与文