[工学]微机原理课件西电第19次课

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1、当MN/MX引脚接地时，8086CPU工作于最大方式。5.38086的引脚功能与时序为了满足多处理器系统的需要，又不增加引脚个数，8086CPU工作在最大方式时，有24～31控制引脚与最小方式时功能不同，而其他引脚与最小方式时功能是相同的。5.38086的引脚功能与时序1)QS1、QS0（输出）指令队列状态输出线。它们用来提供8086内部指令队列的状态。QS1QS0指令队列状态00无操作，队列中指令未被取出01从队列中取出当前指令的第一字节10队列空11从队列中取出指令的后续字节5.38086的引脚功能与时序2)S2、S1、S0（输出，三态）状态信号输出线，这3位状态的组合表示CPU当前总线周

2、期的操作类型。5.38086的引脚功能与时序IORC读I/O端口001IOWC、AIOWC写I/O端口010无暂停011MRDC取指令100无保留111MWTC、AMWC写存储器110MRDC读存储器101INTA中断响应0008288产生的信号操作状态S1S2S0S2、S1、S0组合规定的状态5.38086的引脚功能与时序8288总线控制器接收这3位状态信息，产生访问存储器和I/O端口的控制信号和对74LS373、74LS245的控制信号。5.38086的引脚功能与时序3）LOCK（输出，三态）总线锁定信号，低电平有效。CPU输出此信号表示不允许总线上的主控设备占用总线。该信号由指令前缀LO

3、CK使其有效，并维持到下一条指令执行完毕为止。此外，CPU的INTR引脚上的中断请求也会使LOCK引脚从第一个INTA脉冲开始直至第二个INTA脉冲结束保持低电平。这样就保证在中断响应周期之后，其他主控设备才能占用总线。5.38086的引脚功能与时序4）RQ/GT1和RQ/GT0(输入/输出)这两条引脚都是双向的，低电平有效，用于输入总线请求信号和输出总线授权信号。RQ/GT1优先级高于RQ/GT2，这两根引脚主要用于不同处理器之间连接控制用。8086最大方式时总线请求和总线授予时序如下图所示。5.38086的引脚功能与时序8086最大方式时总线请求和总线授予时序最大方式系统总线结构IBMPC

4、/XT系统总线形成电路5.48088与8086的差异Intel8086/8088CPU属第三代微处理器，均有20条地址线，直接寻址能力达1MB，但8088与8086之间也有一些不同之处，具体表现为：1)在CPU内部，8086CPU的指令队列寄存器由6字节组成，而8088CPU的指令队列寄存器由4字节组成。5.58088与8086的差异2)在CPU外部，8088与8086的差异表现为：8086CPU中的AD15~AD8在8088中为单一的地址总线A15~A8（输出，三态），只用于输出地址。在8086系统中用于锁存这8位地址的1片74LS373在8088系统中为可选部件。用于数据线上的74LS24

5、5收发器在8088系统中只需1片。在最小方式下，8086的M/IO引脚在8088中IO/M，信号极性与8086反相。8086中的BHE/S7引脚在8088中为SS0（输出），仅用于在最小方式时提供状态信息，在最大方式中始终为高电平。地址锁存器8282（74LS373）有8个数据输入端和8个数据输出端两个控制引脚：选通信号STB和输出允许信号OE总结数据双向收发器8286（74LS245）有8路双向缓冲电路两个控制引脚：方向控制T和输出允许信号OE最小模式下的连接示意图8086/8088CPU••控制总线数据总线地址总线地址锁存数据收发ALE时钟发生器最小模式系统最小模式是一个以8086为主体的

6、单处理器系统，所有控制信号均由CPU直接提供。最小系统的硬件包括一片8284A作为时钟发生器；三片8282（或74LS373）作为地址锁存器；两片8286/8287（74LS245）作为数据收发器(8088用1片)。最大模式下的连接示意图8086/8088CPU数据总线地址总线地址锁存数据收发ALE时钟发生器总线控制器控制总线系统组成的特点MN/MX端接VCC或GND，决定工作在最小模式或最大模式；8284A为时钟发生器，外接15MHz振荡源，经8284A三分频后，得5MHz主频送到8086系统时钟端CLK。除此之外，8284A还将外部的复位信号RESET和就绪信号READY实现同步后发给80

7、86相应引脚；用3片8282（74LS373）作地址锁存器，在T1时锁存地址/数据复用线上的地址A19-A0和BHE信号（8088不用）；用8286（74LS245）作为数据收发器（双向三态门驱动器）；当系统所连的存储器和外设较多时，需要增加数据总线的驱动能力(74LS244)；系统组成还必须有其他的一些，如半导体存储器RAM和ROM，外部设备的I/O接口，中断控制管理部件（8259A）等组件。总