基于物理综合的后端设计流程

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1、基于物理综合的后端设计流程作者：杜德臣殷烽华2003/5/20一.传统综合工具面临的挑战1.计算timing的方法-以designcompiler为代表的传统综合工具，都是基于wireloadmodel的方式来计算timing。根据每个节点的fanout及负载单元的类型计算出一个加权的电容值作为该节点的电容，从而算出路径上每个cell的delay-不关心net上的电阻、电容效应带来的额外延时不关心cell的placement情况，不考虑电路的congestion情况可能造成的影响continue2.这种方法对电路带来的影响-timing计算不够精确,无法预

2、知路径上net造成的delay，综合的结果不能足够近似与最后的结果，report出的结果不够可信。-算法上的不足造成电路上的缺陷，后端P&R非常困难，timingclosure有很大挑战，即使经过多轮循环也难以得到预期的结果。二.物理综合的改进方案1.-在进行电路综合的同时，进行cellplace，并同时调整cellplacement和电路结构来优化电路。-根据cellplacement的信息同时估算net的物理信息和电路的congestion情况。-根据cell和net的物理信息计算实际的负载电容，从而算出路径上的celldelaycontinue2.优

3、点-用比较接近真实的物理信息计算timing，综合后的电路接近最优，综合的report能比较真实的反映电路的状态-综合的时候可以兼顾电路的congestion情况，可以调整电路结构和placement在timing和congestion之间寻求折中，达到最优点三.Physicalcompiler简单使用方法1.基于tcl脚本，与DC不同2.配置文件：.synopsys_dc.setup3.启动命令：psyn_shell4.使用文件：-synthesislibrary（*.db）-physicallibrary（*.pdb）-netlist（designco

4、mpiler生成）-floorplaninformation（SE生成）-designconstraints四.设计流程概述RTLSynthesis(DC)Floorplan(SE)CellPlacement(PC)CTGEN&Routing(SE)RCextraction(HyperExtract)Verification(backannotation)STA(PT)DRC&LVS(Dracula)TapeoutDC:DesignCompilerPC:PhysicalCompilerSE:SiliconEnsemblePT:PrimeTimeDRC:De

5、signRuleCheckLVS:LayoutVersusSchematicSTA:StaticTimingAnalysis4.1文件转换1.Physicallibrary标准pdb文件一般library中有提供，但若设计中包含hardIP，pdb文件需重新制作工具：lif2pliblef2plib–lefstdcell.lef–lefip.lef–liblibname–outputfilename4.1continue2.def2pdefFloorplan的信息保存在*.def文件中，虽然def也可以被physicalcompiler读入，但可能存在一些

6、格式上的问题，多次经验证明读入pdef是没有问题的。def2pdef–pdb*.pdb–def*.def–output*.pdefNote：def中specialnet段要保存好，以后还会用到4.1continue2.db2def5physicalcompiler的结果保存在db中，需要转换成后端工具可以读入的文件格式。db2def5*.db–topdesigntop_module-pdb*.pdb–searchstdcell_db_path–def*.defNote：（1）将生成的def文件中specialnet段（该def不完整）用先前保存的替换，并检

7、查是否还有specialnet部分落入def的其他地方，如有则删掉（2）仔细检查PIN段，看是否有pin的信息丢失，如有必要，调整pin的坐标4.1continueGCF文件综合中的designconstraints需要转换成布线工具可以读入的文件格式*.gcf转换是用pearl完成的，需要一个简单的脚本Note：designconstraints需要两个版本designcompiler版本用来做简单的综合和GCFtcl版本用来做physicalcompiler4.2设计流程演示4.2.1FloorPlan所需文件：netlist(DC给出）LEF(库提供

8、）工具：SE内容：（1）设定chip的利用率、长宽比。（2）设计p