《硬件结构》PPT课件

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1、第二章DSP硬件结构2.1DSP的通用硬件结构2.2C5000的CPU2.3C5509的片内资源2.4C5509的引脚及功能2.5硬件设计2.1DSP的通用硬件结构DSP的硬件结构，大体上与通用的微处理器相类似，由CPU、存储器、总线、外设、接口、时钟等部分组成，但又有其鲜明的特点。(1)冯·诺伊曼（VonNeuman）结构该结构采用单存储空间，即程序指令和数据共用一个存储空间，使用单一的地址和数据总线，取指令和取操作数都是通过一条总线分时进行，如图(a)所示。当进行高速运算时，不但不能同时进行取指令和取操作数，而

2、且还会造成数据传输通道的瓶颈现象，其工作速度较慢。1VonNeuman结构与Harvard结构(2)哈佛（Harvard）结构和改进的哈佛结构哈佛（Harvardarchitecture）结构采用双存储空间，程序存储器和数据存储器分开，大大地提高了数据处理能力和指令的执行速度，非常适合于实时的数字信号处理。如图(b)所示。为了进一步提高信号处理效率，在哈佛结构的基础上又加以改进，使程序存储器和数据存储器之间也可以进行数据的传送，称为改进的哈佛结构(modifiedHarvardarchitecture)，如图(c)

3、所示。2流水操作（pipeline）计算机执行一条指令总要经过取指、译码、取数、执行运算等步骤，需要若干个指令周期才能完成。流水线技术是将各指令的各个步骤重叠起来执行，即第一条指令取指后，在译码时，第二条指令就取指；第一条指令取数时，第二条指令译码，而第三条指令就开始取指……，如下图所示。时钟取指令指令译码取操作数执行指令T1T2T3T4NN-1N-2N-3N+1NN-1N-2N+2N+1NN-1N+3N+2N+1N3独立的硬件乘法器在卷积、数字滤波、FFT、相关、矩阵运算等算法中，都有A（k）B（n—k）一类的

4、运算，大量重复乘法和累加通用计算机的乘法用软件实现，用若干个机器周期。DSP有硬件乘法器，用MAC指令（取数、乘法、累加）在单周期内完成。4独立的DMA总线和控制器有一组或多组独立的DMA总线，与CPU的程序、数据总线并行工作，在不影响CPU工作的条件下，DMA速度目前已达800Mbyte/s5CPU通用微处理器的CPU由ALU和CU组成，其算术运算和逻辑运算通过软件来实现，如加法需要10个机器周期，乘法是一系列的移位和加法，需要数十个机器周期。DSP的CPU设置硬件乘法器，可以在单周期内完成乘法和累加6移位通用微

5、处理器的移位，每调用一次移位指令移动1-bitDSP可以在一个机器周期内左移或右移多个bit，可以用来对数字定标，使之放大或缩小，以保证精度和防止溢出；还可以用来作定点数和浮点数之间的转换7溢出通用CPU中，溢出发生后，设置溢出标志，不带符号位时回绕，带符号位时反相，带来很大的误差DSP把移位输出的最高位（MSB）存放在一个位检测状态寄存器中，检测到MSB=1时，就通知下一次会发生溢出，可以采取措施防止8数据地址发生器（DAG）在通用CPU中，数据地址的产生和数据的处理都由ALU来完成在DSP中，设置了专门的数据地

6、址发生器（实际上是专门的ALU），来产生所需要的数据地址，节省公共ALU的时间9外设（peripherals）时钟发生器（振荡器与PLL）定时器（Timer）软件可编程等待状态发生器通用I/O同步串口（SSP）与异步串口（ASP）JTAG扫描逻辑电路（IEEE1149.1标准)便于对DSP作片上的在线仿真和多DSP条件下的调试JTAG（JointTestActionGroup）JTAG接口需要与IEEE1149.1标准给出的JTAG仿真器上给出的引脚一致，TI公司14脚JTAG仿真器的引脚如图所示。13527911

7、13648101214TMSTDOTCK_RETTCKEMU0TRSTGNDnopin(key)GNDGNDGNDEMU1TDIPD（VCC）图14脚仿真器引脚图EMU0EMU1TRSTTDITMSTCK_RETTCKTDOTDITMSTRSTEMU1EMU0PDTCKTDOGNDGNDGNDGNDGNDDSP仿真器VCC13213711914VCCGND46581012DSP与JTAG仿真器连接图6in或更短EMU0EMU1TRSTTDITMSTCK_RETTCKTDOTDITMSTRSTEMU1EMU0PDTC

8、KTDOGNDGNDGNDGNDGNDDSP仿真器VCC13213711914VCCGND46581012DSP与JTAG仿真器连接图2大于6in2.2C5000的CPUTMS320C54xx的内部硬件框图程序总线（PB）传送从程序存储器来的指令代码和立即数。三组数据总线（CB，DB和EB）连接各种元器件，如CPU、数据地址产生逻辑、程序地址产生逻辑，片内外