《的硬件结构》ppt课件

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1、第2章TMS320C55x的硬件结构内容提要本章详细介绍TMS320C55x的硬件结构，包括C55x处理器的CPU体系结构、指令流水线、存储空间结构及TMS320VC5509A的主要特性等。2021/8/231TMS320C55xDSP原理及应用知识要点●TMS320C55xDSP的基本结构●TMS320VC5509A的主要特性●TMS320C55x存储空间结构第2章TMS320C55x的硬件结构2021/8/232TMS320C55xDSP原理及应用2.1TMS320C55xDSP的基本结构2.2TMS320VC5509A的

2、主要特性2.3TMS320C55x存储空间结构第2章TMS320C55x的硬件结构2021/8/233TMS320C55xDSP原理及应用2.1TMS320C55xDSP的基本结构TMS320C55x数字信号处理器是在C54x的基础上发展起来的新一代低功耗、高性能数字信号处理器，其软件具有C54兼容模式，极大地节省了C54x向C55x的转化时间。C55x采用了新的半导体工艺，其工作时钟大大超过了C54x系列处理器，CPU内部通过增加功能单元增强了DSP的运算能力，与C54x相比具有更高的性能和更低的功耗。这些特点使之在无线通信

3、、便携式个人数字系统及高效率的多通道数字压缩语音电话系统中得到广泛应用。第2章TMS320C55x的硬件结构2021/8/234TMS320C55xDSP原理及应用C55x与C54x相比，C55x在硬件方面做了许多扩展，具体如表2-1所示。表2-1C55x与C54x的比较1（40位）内容C54xC55x乘法累加器（MAC）12累加器（ACC）24读总线23写总线12地址总线46指令字长16位8/16/24/32/40/48位数据字长16位16位算术逻辑单元（ALU）1（40位）1（16位）1（40位）辅助寄存器字长2字节（16

4、位）3字节（24位）辅助寄存器88存储空间独立的程序/数据空间统一的程序/数据空间数据寄存器04第2章TMS320C55x的硬件结构2021/8/235TMS320C55xDSP原理及应用C55x的一系列特征使它具有处理效率高、低功耗和使用方便的等优点。第2章TMS320C55x的硬件结构表2-2C55x的特征及优点特征优点一个32位16指令缓冲队列缓冲变长指令并完成有效的块重复操作两个17位17位的乘法累加器在一个单周期执行双乘法累加操作一个40位算术逻辑单元（ALU）实现高精度算术和逻辑操作一个40位桶形移位寄存器能够

5、将一个40位的计算结果最高向左移31位或向右移32位一个16位算术逻辑单元（ALU）对主ALU并行完成简单的算术操作4个40位的累加器保留计算结果，减少对存储单元的访问12条独立总线，其中包括3条读数据总线2条写数据总线5条数据地址总线1条读程序总线1条程序地址总线为各种计算单元并行地提供将要处理的指令和操作数——利用C55x的并行机制的优点用户可配置IDLE域改进了低功耗电源管理的灵活性2021/8/236TMS320C55xDSP原理及应用2.1.1C55x的CPU体系结构①在通用计算机（PC机）上用软件（如Fortran

6、、C语言）实现，但速度慢，不适合实时数字信号处理，只用于算法的模拟；②在通用计算机系统中加入专用的加速处理机实现，用以增强运算能力和提高运算速度。不适合于嵌入式应用，专用性强，应用受到限制；③用单片机实现，用于不太复杂的数字信号处理。不适合于以乘法-累加运算为主的密集型DSP算法；④用通用的可编程DSP芯片实现，具有可编程性和强大的处理能力，可完成复杂的数字信号处理的算法，在实时DSP领域中处于主导地位；第2章TMS320C55x的硬件结构C55x有1条32位的程序数据总线（PB），5条16位数据总线（BB、CB、DB、EB、

7、FB）和1条24位的程序地址总线及5条23位的数据地址总线，这些总线分别与CPU相连。总线通过存储器接口单元（M）与外部程序总线和数据总线相连，实现CPU对外部存储器的访问。这种并行的多总线结构，使CPU能在一个CPU周期内完成1次32位程序代码读、3次16位数据读和两次16位数据写。C55x根据功能的不同将CPU分为4个单元，即指令缓冲单元（I）、程序流程单元（P）、地址流程单元（A）和数据计算单元（D）。2021/8/237TMS320C55xDSP原理及应用第2章TMS320C55x的硬件结构TMS320C55xCPU结

8、构图2021/8/238TMS320C55xDSP原理及应用读程序地址总线（PAB）上传送24位的程序代码地址，由读程序数据总线（PB）将32位的程序代码送入指令缓冲单元I进行译码。第2章TMS320C55x的硬件结构3条读数据地址总线（BAB、CAB、DAB）与3条读数据数