使用SignalTap II 有时无法显示reg和wire值解决

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1、写Verilog时，虽然每个module都会先用ModelSim或QuartusII自带的simulator仿真过，但真的将每个module合并时，一些不可预期的“run-time”问题可能才一一浮现，这时得靠SignalTapII来帮忙debug。写Verilog时，虽然每个module都会先用ModelSim或QuartusII自带的simulator仿真过，但真的将每个module合并时，一些不可预期的“run-time”问题可能才一一浮现，这时得靠SignalTapII来帮忙debug。使用环境：QuartusII8.0+DE2-

2、70(CycloneIIEP2C70F896C6N)实际使用SignalTapII时，会发现有些reg与wire可以观察，有些又无法观察，本文整理出完整的reg与wire观察方法。观察regSSignalTapII_register_not_preserve.v/Verilog1.moduleSignalTapII_register_not_preserve(2.  inputiCLK,3.  inputiRST_N4.);5.6.reg[3:0]cnt;7.8.always@(posedgeiCLK,negedgeiRST_N)begi

3、n9.  if (!iRST_N)10.    cnt<=4'h0;11.  else12.    cnt<=cnt+4'h1;13.end14.15.endmodule  这是个很简单的计数器，我故意让cnt不做output，而想用SignalTapII去观察cnt这个reg的值。cnt都是0，显然不合理，表示SignalTapII无法capturecnt这个reg的值。为什么会这样呢?若我们将SignalTapII拿掉，重新用QuartusII编译，观察其compilationreport，显示register为0。观察RTLView

4、er的合成结果，真的没有register!!这证明了一件事情，QuartusII在合成时，发现cnt并没有需要output，而自动最佳化不合成cnt，导致SignalTapII无法观察reg，不过有时为了debug方便，我们就是想观察这种reg，有办法让QuartusII暂时不要启动最佳化吗?使用SynthesisAttribute避免最佳化SignalTapII_register_preserve.v/Verilog1.moduleSignalTapII_register_preserve(2.  inputiCLK,3.  input

5、iRST_N4.)5.6.reg[3:0]cnt /*synthesisnoprune*/;7.8.always@(posedgeiCLK,negedgeiRST_N)begin9.  if (!iRST_N)1.    cnt<=4'h0;2.  else3.    cnt<=cnt+4'h1;4.end5.6.endmodule6行reg [3:0]cnt /*synthesisnoprune*/;多了/*synthesisnoprune*/这个synthesisattribute，指示QuartusII不要对cnt做最佳化，保留此r

6、egister以供SignalTapII观察，注意必须写在分号前面，不能如下写在分号后面。reg [3:0]cnt;/*synthesisnoprune*///错!! 编译后，SignalTapII就能顺利的观察到cnt的值!!重点是不需改topmodule的interface，只需对想观察的reg加上synthesisattribute即可。QuartusII也支援Verilog2001的語法1.moduleSignalTapII_register_preserve(2.  inputiCLK,3.  inputiRST_N4.);5.

7、6.//Verilog20017.//(*noprune*)reg[3:0]cnt;8.9.always@(posedgeiCLK,negedgeiRST_N)begin10.  if (!iRST_N)11.    cnt<=4'h0;12.  else13.    cnt<=cnt+4'h1;14.end15.16.endmodule  7行(*noprune*) reg [3:0]cnt;这是Verilog2001的语法，QuartusII8.0也能看得懂。若希望整个module的reg都不被最佳化，可将synthesisattri

8、bute放在module。1.moduleSignalTapII_register_preserve(2.  inputiCLK,3.  inputiRST_N4.) /*synthesisn