signaltap使用指南

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1、随着FPGA设计任务复杂性的不断提高，FPGA设计调试工作的难度也越来越大，在设计验证中投入的时间和花费也会不断增加。为了让产品更快投入市场，设计者必须尽可能减少设计验证时间，这就需要一套功能强大且容易使用的验证工具。AlteraSignalTapⅡ逻辑分析仪可以用来对AlteraFPGA内部信号状态进行评估，帮助设计者很快发现设计中存在问题的原因。QuartusⅡ软件中的SignalTapⅡ逻辑分析仪是非插入式的，可升级，易于操作且对QuartusⅡ用户**。SignalTapⅡ逻辑分析仪允许设计者在设计中用探针的方式探查内部信号状态，帮助设计者调试FPGA设计。SignalTapⅡ逻辑分析

2、仪支持下面的器件系列：StratixⅡ、Stratix、StratixGX、CycloneⅡ、Cyclone、APEXⅡ、APEX20KE、APEX20KC、APEX20K、Excalibur和Mercury。10.1 在设计中嵌入SignalTapⅡ逻辑分析仪在设计中嵌入SignalTapⅡ逻辑分析仪有两种方法：第一种方法是建立一个SignalTapⅡ文件(.stp)，然后定义STP文件的详细内容；第二种方法是用MegaWizardPlug-InManager建立并配置STP文件，然后用MegaWizard实例化一个HDL输出模块。图10.1给出用这两种方法建立和使用SignalTapⅡ逻辑

3、分析仪的过程。10.1.1 使用STP文件建立嵌入式逻辑分析仪1． 创建STP文件STP文件包括SignalTapⅡ逻辑分析仪设置部分和捕获数据的查看、分析部分。创建一个STP文件的步骤如下：(1) 在QuartusⅡ软件中，选择File→New命令。   (2) 在弹出的New对话框中，选择OtherFiles标签页，从中选择SignalTapⅡ　File如图10.2所示。(3) 点击OK按钮确定，一个新的SignalTapⅡ窗口如图10.3所示。 上面的操作也可以通过Tools→SignalTap　ⅡLogicAnalyzer命令完成，这种方法也可以用来打开一个已经存在的STP文件。2． 

4、设置采集时钟在使用SignalTapⅡ逻辑分析仪进行数据采集之前，首先应该设置采集时钟。采集时钟在上升沿处采集数据。设计者可以使用设计中的任意信号作为采集时钟，但Altera建议最好使用全局时钟，而不要使用门控时钟。使用门控时钟作为采集时钟，有时会得到不能准确反映设计的不期望数据状态。QuartusⅡ时序分析结果给出设计的最大采集时钟频率。设置SignalTapⅡ采集时钟的步骤如下：(1) 在SignalTapⅡ逻辑分析仪窗口选择Setup标签页。(2) 点击Clock栏后面的BrowseNodeFinder按钮，打开NodeFinder对话框。(3) 在NodeFinder对话框中，在Fil

5、ter列表中选择SignalTapⅡ：pre-synthesis。(4) 在Named框中，输入作为采样时钟的信号名称；或点击List按钮，在NodesFound列表中选择作为采集时钟的信号。(5) 点击OK确定。  (6) 在SignalTapⅡ窗口中，设置作为采样时钟的信号显示在Clock栏中。用户如果在SignalTapⅡ窗口中没有分配采集时钟，QuartusⅡ软件会自动建立一个名为auto_stp_external_clk的时钟引脚。在设计中用户必须为这个引脚单独分配一个器件引脚，在用户的印刷电路板(PCB)上必须有一个外部时钟信号驱动该引脚。3． 在STP文件中分配信号在STP文件中

6、，可以分配下面两种类型的信号：(1) Pre—synthesis：该信号在对设计进行Analysis&Elaboration操作以后存在，这些信号表示寄存器传输级(RTL)信号。在SignalTapⅡ中要分配Pre-synthesis信号，应选择Processing→StartAnalysis&Elaboration命令。对设计进行修改以后，如果要在物理综合之前快速加入一个新的节点名，使用这项操作特别有用。(2) Post-fitting：该信号在对设计进行物理综合优化以及布局、布线操作后存在。4．分配数据信号(1) 首先完成设计的Analysis&Elaboration或Analysis&S

7、ynthesis，或全编译过程。(2) 在SignalTapⅡ逻辑分析仪窗口，点击Setup标签页。(3) 在STP窗口的Setup标签页中双击鼠标左键，弹出NodeFinder对话框。   (4) 在NodeFinder对话框的Filter列表中选择SignalTapⅡ：pre-synthesis或SignalTapⅡ：post-fitting。(5) 在Named框中输入节点名、部分节点名或通