第四章组合逻辑模块及其应用.

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1、9第四章组合逻辑模块及其应用4.1基本要求1.熟练掌握译码器、编码器、数据选择器、数值比较器的逻辑功能及常用中规模集成电路的应用。2.熟练掌握半加器、全加器的逻辑功能，设计方法。3.正确理解以下基本概念：编码、译码、组合逻辑电路、时序逻辑电路。4.2习题4.1试用与非门设计一个译码器。译码器的输入是5进制计数器的输出Q3、Q2、Q1，译码器的输出为W0～W3，其真值表如表题4.1所示。表题4.1输入输出Q3Q2Q1W0W1W2W3W400000101001110010000010000010000010000014.2试

2、用与非门设计一个译码器，译出对应ABCD=0011、0111、1111状态的三个信号，其余13个状态为无效状态。4.3图题4.3是一个三态门接成的总线电路，试用与非门设计一个最简的译码器，要求译码器输出端L1、L2、L3轮流输出高电平以控制三态门，把三组数据D1、D2、D3反相后依次送到总线上。4.4为了使74138译码器的第10脚输出为低电平，请标出各输入端应置的逻辑电平。4.5由译码器74138和门电路组成的电路如图题4.5所示，试写出L1、L2的最简表达式。4.6试用译码器74138和适当的门电路实现逻辑函数：L=

3、4.7试用译码器74138和适当的门电路实现下面多输出逻辑函数：（1）（2）9（3）4.8试用译码器7442和适当的门电路实现下面多输出逻辑函数：（1）L1=∑m（0，2，4，6，7）（2）L2=∑m（1，3，4，5，9）&&图题4.3图题4.54.9应用译码器74138设计一个能对32个地址进行译码的译码系统。4.10应用74138和其他逻辑门设计一地址译码器，要求地址范围是十六进制00～3F。4.11使用七段集成显示译码器7448和发光二极管显示器组成一个7位数字的译码显示电路，要求将0099.120显示成99.12

4、，各片的控制端应如何处理？画出外部接线图。（不考虑小数点的显示）4.12试用4选1数据选择器分别实现下列逻辑函数：（1）∑m（0，1，3）（2）∑m（0，1，5，7）（3）（4）4.13试用8选1数据选择器74151分别实现下列逻辑函数：（1）∑m（0，1，4，5，7）（2）∑m（0，3，5，8，13，15）4.14试用8选1数据选择器74151和门电路设计一个四位二进制码奇偶校验器。要求当输入的四位二进制码中有奇数个1时，输出为1，否则为0。4.15试用2片8选1数据选择器74151扩展成16选1数据选择器，在4位地址

5、输入选通下，产生一序列信号0100101110011011。4.16由译码器74138和8选1数据选择器74151组成如图题4.16所示的逻辑电路。X2X1X0及Z2Z1Z0为两个三位二进制数。试分析电路的逻辑功能。9图题4.164.17试设计一个8位相同数值比较器，当两数相等时，输出L＝1，否则L＝0。4.18试画出用三片四位数值比较器7485组成10位数值比较器的接线图。4.19试分别用下列方法设计全加器：（1）用与非门；（2）用两个半加器和一个或门；（3）用译码器74138和与非门；（4）用8选1数据选择器7415

6、1。4.20用4位加法器74283实现下列BCD码转换：（1）将8421BCD码转换成余3码。（2）将8421BCD码转换成5421BCD码。4.3解答示例4.3解：由题目要求，可以采用二进制译码器。该译码器输出三个控制信号，要设置三个输出端，两个输入端。输入与输出的逻辑关系如表解4.3所示。根据真值表写出逻辑表达式，并整理为与非式：，，由表达式画出译码器的逻辑电路如图解4.3所示。表解4.3A1A0L1L2L30001101000100019图解4.3图解4.64.6解：整理逻辑函数：译码器74138的G1G2AG2B

7、取100时，各输出函数为：，，，若将ABC送入译码器的A2A1A0，则有：根据以上分析画出逻辑电路如图解4.6所示。4.14解：设四位二进制码为输入逻辑变量，校验结果为输出逻辑变量。所对应的奇偶校验器的逻辑关系见表解4.14。表解4.14ABCDL00000001001000110100010101100111100010011010101111001101111011110110100110010110若由8选1数据选择器74151和门电路实现此逻辑关系，可以将输入变量A、B、C送入74151的A2、A1、A0端，当A

8、BC从000~111取8组值时，L与D的关系参见表解4.14，又知当ABC从000~111取8组值时，数据选择器将依次选通D0~D7，据此可将输入变量D送入D0、D3、D5、D6，送入D1、D2、D4、D7。电路如图解4.14所示，它可以完成四位二进制码的奇偶校验功能。9图解4.144.15解：首先将2片8选1数据选