基于VHDL的电子闹钟设计

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1、基于VHDL的数字闹钟设计基于VHDL设计的数字闹钟设计报告院系：电子信息与电气工程学部专业：电子信息工程姓名：陈康睿班级：电子0801学号：200881063-11-基于VHDL的数字闹钟设计一、电子钟相关功能描述如下：(1)计时功能：这是本计时器设计的基本功能，可进行时、分、秒计时，并显示。(2)闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出一段提示声音。(3)调时调分调闹钟功能：当需要校时或者要重新设置闹钟的时间时，可通过实验箱上的按键控制。二、设计原理：数字闹钟电路的基本结构由两个60进制计数器和一个24进制计数器组成，分别对秒、

2、分、小时进行计时，当计时到23时59分59秒时，再来一个计数脉冲，则计数器清零，重新开始计时。秒计数器的计数时钟CLK为1Hz的标准信号。当数字闹钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号时、分、秒的计时结果通过6个数码管来动态显示。数字闹钟除了能够正常计时外，还应能够对时间进行调整。因此，通过模式选择信号md1、md2控制数字钟的工作状态，即控制数字钟，使其分别工作于正常计时，调整分、时和设定闹钟分、时5个状态。当数字闹钟处于计时状态时，3个计数器允许计数，且秒、分、时计数

3、器的计数时钟信号分别为CLK,秒的进位,分的进位;当数字闹钟处于调整时间状态时，被调的分或时会一秒一秒地增加；当数字钟处于闹钟定时状态时，可以设定小时和分；当计时到所设定的时刻时，speak将会被赋予时钟信号，持续1分钟。-11-基于VHDL的数字闹钟设计三、实验代码：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityshizhongisport(clk:instd_logic;md1:instd_logic;md2:instd_logic_vec

4、tor(1downto0);clken:outstd_logic;h1,h2,m1,m2,s1,s2:outstd_logic_vector(3downto0));endshizhong;architectureregofshizhongissignalhou1:std_logic_vector(3downto0);signalhou2:std_logic_vector(3downto0);signalmin1:std_logic_vector(3downto0);signalmin2:std_logic_vector(3downto0);sign

5、alsec1:std_logic_vector(3downto0);signalsec2:std_logic_vector(3downto0);signalseth1:std_logic_vector(3downto0);signalseth2:std_logic_vector(3downto0);signalsetm1:std_logic_vector(3downto0);signalsetm2:std_logic_vector(3downto0);begin--小时-11-基于VHDL的数字闹钟设计h110:process(clk,hou2,m

6、in1,min2,sec1,sec2,md1,md2)beginifclk'eventandclk='1'thenif(hou1="0010"andhou2="0011")and(min1="0101"andmin2="1001")and(sec1="0101"andsec2="1001")thenhou1<="0000";------------当时间为23点59分59秒时清0elsifhou1="0010"andhou2="0011"andmd1='0'andmd2="10"then--当时间为23点且处于校时状态时hou1<="0000";e

7、lsif(hou2="1001"and(min1="0101"andmin2="1001")and(sec1="0101"andsec2="1001"))or(hou2="1001"andmd1='0'andmd2="10")then--当时间为X9:59:59时小时十位加一hou1<=hou1+1;endif;endif;endprocessh110;h220:process(clk,min1,min2,sec1,sec2,md1,md2,hou1)beginifclk'eventandclk='1'thenif(hou1="0010"andho

8、u2="0011")and(min1="0101"andmin2="1001")and(sec1="0101"andsec