《数字逻辑》自测题

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1、《数字逻辑》总复习测试题一、填空题（每空2分）1.（88.125）10=（）2=（）8=（）162.已知[x]补=10110011，求[x]原=，[x]反=，真值x=。5.完成下列代码转换（001010111110）2421（）10（）8421（）余3码（）格雷BCD3.已知[x]补=10000000，则真值x=。4.已知真值x=–10010，求8位字长时，[–x]原=、[–x]反=、[–x]补=。6.已知，则它的或与式为。7.当采用奇校验时，若校验位是1，则信息码中应有个1。9.已知则8.已知运用规则，求F’=，=。1

2、0.已知F=∑m3(0,1,4,5)，则二.简答题（每题5分）1.已知F(a,b,c)=∏M(1,2,4,5)，G(a,b,c)=∑m(0,3,6,7)则F·G=∑m3()F+G=∏M3()F⊕G=。2.根据组合电路输入a、b和组合电路输出f的波形，列真值表并写出f(a,b)的逻辑表达式。abf3.画出“0110”（不可重）序列检测器的Mealy型原始状态图。abf5.根据给定的Moore型状态表画出状态图。XS(t)01ZACB0BCD0CDB0DBA1S(t+1)6.将下列Mealy型序列检测器的原始状态图补充完整。

3、ABCD0/01/00/00/1输入/输出检测序列为。7.填写下列逻辑函数的卡诺图并求最简与或式和最简或与式。ABCD00011110000111108.利用卡诺图判断下列逻辑函数对应的电路是否存在逻辑险象。ABCD0001111000011110是否存在逻辑险象：。若存在逻辑险象，应添加的冗余项为。9.画出下列同步时序电路Q1Q0初态为00时的波形图并说明电路功能。QJCPKQJCPKQ0Q11CLKQ1Q0电路实现的逻辑功能为。10.填写下列同步时序电路的状态转换表。DQ>CPDQ>CPDQ>CPDQ>CP1Q3Q2

4、Q1Q0CLKQ3~Q0(t)Q3~Q0(t+1)000011.用隐含表法化简给定的同步时序电路原始状态表，生成最小状态表。ABCDE01S(t)S(t+1)/z(t)x原始状态表A/0B/0A/0C/0D/1C/0D/1E/1D/1E/112.已知某组合电路的输出表达式为，用VerilogHDL的数据流描述方式建模。13.已知逻辑函数F、G的卡诺图，填写Y=F⊕G的卡诺图，并求Y的最简与非式。ABC00011110011dd10110ABC000111100101011d10ABC0001111001FGY=F⊕GY最

5、简与非式=14.用卡诺图法判断下列电路是否存在逻辑险象。≥1F&&&ABCD0001111000011110有逻辑险象？。15.根据给定的波形，画出高有效使能D锁存器和上升沿D触发器初态均为0时的输出波形。EN/CPDQD锁存器QD触发器16.画出具有循环进位的余3码加1计数器的Moore型状态图。≥1&A2A1A0A7A3A5A6A417.由74LS138译码器及逻辑门构成的组合逻辑电路如下，其中输入信号A7~A0为地址变量。试填写表格。A7A6A5A4A3A2A1A016进制/Y0有效时/Y1有效时/Y4有效时/Y6

6、有效时/Y7有效时三、综合分析题（每题8分）1.分析74LS138译码器和逻辑门构成的逻辑电路的功能。（1）写出F（X,Y,Z）和G（X,Y,Z）的逻辑表达式；（2）给出真值表；（3）分析电路功能。CBAG1G2G3001XYZY0Y1Y2Y3Y4Y5Y6Y7&&FG2.分析数据选择器74LS151构成的逻辑电路功能。（1）写出逻辑表达式；（2）说明电路功能；（3）用VerilogHDL描述电路功能。x3x2x1end0d1d2d3d4d5d6d7yFABC0100000013.分析图示电路实现的逻辑功能，并建立实现该功

7、能的VerilogHDL模型。A3A2A1A0B3B2B1B0S3S2S1S0CI0CO4Y3Y2Y1Y08421码X3X2X1X0000W74LS283≥1&X3X2X1X2X04.分析给定组合电路。（1）写出输出表达式；（2）列真值表并说明电路的综合功能；（3）建VerilogHDL模型。1=1=1&≥1x3x2x1s2s15.分析电路，填写表格，建VerilogHDL模型。y½74LS153x1x0end0d1d2d3F≥1=1s1s0001ababs1s0F6.状态图如（a）所示，请将次态/输出填在（b）表中。若

8、状态分配方案为：A、B、C、D分别对应Q1Q0的取值00、01、10、11，请将分配后的编码填在（c）表中。当X=0时，它的功能是，当X=1时，它的功能是。ABCDX/Z7.分析图示同步时序电路。（10分）（1）写出激励方程和输出方程；（2）作激励/状态转换表；（3）画初态Q1Q0=00时，输入x为00001111时