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1、LIBRARYieee;USEieee.std_logic_1164.all;ENTITYsimpISPORT(a,b,c,d:INStd_Logic;g:OUTStd_Logic);ENDsimp;ARCHITECTURElogicOFsimpISSIGNALe，f:Std_Logic;BEGINe<=aorb;f<=not(cord);g<=eandf;ENDlogic;abcdgef例：端口信号和内部连接信号的说明端口信号在构造体内声明的内部连接信号一、基本结构介绍程序结构Use定义区libraryieee；useieee.Std_logic_1164.all;useieee.
2、std_logic_unsigned.all;useieee.std_logic_arith.all;库、程序包的使用说明，说明设计是在什么规范范围内设计的。Ieee为程序库，Std_logic_1164为程序包，.all表示允许使用程序包中的所有内容，如类型定义、函数、过程、常量等。Entity定义区Entity芯片电路名称isPORT(管脚名称1：输入输出状态资料类型；管脚名称n：输入输出状态资料类型）；End芯片电路名称；实体描述的是电路器件的外部情况（输入输出端口）以及各信号端口的性质。如信号流动的方向和数据类型等。例：4选1数据选择器。Entitych4isPort（a1,
3、a0:instd_logic;d3,d2,d1,d0:instd_logic;y:outstd_logic);Endch4;Entitych4isPort（a1,a0:instd_logic;d3,d2,d1,d0:instd_logic;y:outstd_logic);Endch4;实体名称端口名称输入输出状态数据类型实体名称，由设计者自定，最好根据电路的功能来取，可用英文字母、数字和下划线，但不能用中文定义实体名，也不能与EDA库中的元件名冲突，且不能用数字起头的实体名。端口信号名：描述的是电路的端口，用；结尾，但是要注意最后一句定义无；，要括号外面加分号。端口模式：有in，ou
4、t，inout，和buffer。其中in为输入端口，单向只读，数据只能通过此端口被读入实体中。Out为输出端口，单向输出，数据只能通过此端口从实体向外流出，或者说只能向此端口赋值。Inout为输入输出双向端口，从端口的内部来看，可以向此端口赋值，也可以通过此端口读入实体外的信息，从端口外部来看，信号即可以从此端口流出，也可以向此端口输入信号。Buffer缓冲端口，其功能与inout类似，区别在于当需要输入数据时，只允许内部回读输出的信号，即允许反馈，如计数器设计。数据类型：VHDL中任何一个数据对象必须严格限定其取值范围和数据类型。如bit类型，取值为逻辑0和1，使用时必须‘0’，和
5、‘1’，否则会当整型处理。常用的还有std_logic，标准逻辑类型，取值有(‘x’,’0’,’1’,’Z’,’w’,’L’,’H’,’-’)。标准逻辑序列std_logic_vector(7downto0)。Architecture定义区Architecture结构名称OF芯片电路名称Is（说明语句；）Begin（内部电路描述）End结构名称；结构体负责描述电路器件的内部逻辑功能或电路结构。Architectureaofch4isBeginY<=d0;Enda;说明语句放在begin之前，用于说明和定义数据对象、数据类型、元件调用声明。并非必须。内部电路功能描述语句要描述电路的功能
6、，必须存在。如：<=为赋值语句，如y<=a;表示将a的数据赋值给y。Architectureaofch4isSignalb：std_logic;Beginb<=d3andd2;Y<=b;Enda;Signal表示非输入输出的内部信号，为实际存在的物理节点，即可被赋值也可赋值给别的信号。Process定义区属于内部电路描述Process（信号1，信号n）Begin（内部描述）Endprocess；注意：信号1～n称敏感信号，只要其发生变化，进程重新执行一次；一个architecture可以有多个processVHDL执行语句分为并行语句和顺序语句。顺序语句是按照前后顺序逐条执行的，pr
7、ocess中必须使用顺序语句。并行语句无论有多少条，都同时执行，与前后顺序无关。结构体中必须使用并行语句。<=赋值语句即是并行语句又是顺序语句。Process本身是个bing语句，所以一个architecture里可有多个process。Architectureaofch4isSignalb：std_logic;BeginProcess(d3,d2)beginb<=d3andd2;Endprocess;Y<=b;Enda;程序还可以有多个process。多
