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《第六讲 数字系统设计41508》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、VerilogHDL复杂数字系统设计武斌系统功能和技术指标各功能块的算法验证和仿真算法验证、功能仿真系统构成框图、确定功能块和参数各功能块的设计仿真模块逻辑设计、程序设计数字系统设计系统验证和仿真数字设计的层次1、控制行为功能实现2、信号处理和传输的实现3、算法的实现交通灯控制、表决器、显示扫描器、电梯控制、数字钟表、普通频率计、等纯逻辑行为实现如：信号发生器、PWM、FSK/PSK、A/D采样控制器、数字频率合成、数字PLL、FIFO、RS232或PS/2通信、逻辑分析仪、存储示波器、虚拟仪表、图像采样处理和显示、如：离
2、散FFT变换、数字滤波器、浮点乘法器、高速宽位加法器、编码译码和压缩、编码/解码、加密/解密电路4、复杂数字系统嵌入式微处理机系统、数字信号处理系统、通信协议电路、制解调器、以太网交换机、VerilogHDL的抽象级别系统级(system)算法集(algorithmic)寄存器传输级(Register-Transfer-Lever)门级（结构级）(gate-lever)开关级(switch-lever)-可综合模块：VerilogHDL设计的可用硬线逻辑实现的实模块，可通过综合工具，自动地转换为门级逻辑电路的Verilog
3、HDL模块。算法级部分可综合,寄存器传输级和门级完全可综合。寄存器传输级模块：也可称为RTL（Verilog）HDL模块。它是符合特定标准和风格的描述状态转移和变化的VerilogHDL模块。能用综合器把它转换为门级逻辑。UDP-用户定义的源语元件在Verilog结构建模时，可以使用：二十多个门级源语元件（primitives）。用户定义的源语元件UDP不支持综合，即不能通过综合把它转变为门级结构逻辑。primitivemultiplexer(o,a,b,s);outputo;inputs,a,b;table//abs:o
4、0?1:0;1?1:1;?00:0;?10:1;00x:0;11x:1;endtableendprimitive结构级(门级)modulemuxtwo(out,a,b,sel);inputa,b,sel;outputout;notu1(nsl，sel);andu2(sela,a,nsl);andu3(selb，b，sel)；oru4(out,sela,selb)；endmoduleoutabselselbselanslU1U2U3U4RTL级---算法级算法级assignout=(sel)?a:b;数据流描述，简单算法as
5、signout=(sel&a)
6、[(!sel)&b];abseloutRTL级结合算法级：always@(sloraorb)if(!sl)out=a+belseout=a*b;RTL级regout;always@(sloraorb)if(!sl)out=a;elseout=b;实例调用实例模块名调用名(.实例端口(外接端口),.<>(<>),…(…));//名称对应实例调用库元件调用库元件名调用名(外接输出端口，外接输入端口1，2，3…..);//位置对应带参数实例调用:实例模块名调用名#（m,n)(.实例端口(外接端口)
7、,…(…));//参数传递设计示例----实例调用用门级结构描述D触发器：设计示例一moduleflop(data,clock,clear,q,qb);inputdata,clock,clear;outputq,qb;nand#10nd1(a,data,clock,clear),nd2(b,ndata,clock),nd4(d,c,b,clear),nd5(e,c,nclock),nd6(f,d,nclock),nd8(qb,q,f,clear);nand#9nd3(c,a,d),nd7(q,e,qb);not#10iv1
8、(ndata,data),iv2(nclock,clock);endmodule设计示例二由已设计的模块来构成高一级的模块clrdqclkclrdqclkclrdqclkq0d0clrdqclkd3d2q2q3q1d1clrbclkf4f3f2f1四位寄存器电路结构图设计示例二`include“flop.v”modulehardreg(d,clk,clrb,q);inputclk,clrb;input[3:0]d;output[3:0]q;flopf1(d[0],clk,clrb,q[0],),f2(d[1],clk,cl
9、rb,q[1],),f3(d[2],clk,clrb,q[2],),f4(d[3],clk,clrb,q[3],);endmodule实例调用例include“adder.v”modulemyadd（in1,in2,out,);input[n:1]in1,in2;output[n:0]out;……..a
