智力竞赛抢答器逻辑电路设计说明书

《智力竞赛抢答器逻辑电路设计说明书》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、Word格式智力竞赛抢答器逻辑电路设计一、抢答器的简要智力竞赛是一种生动活泼的教育形式和方法，通过抢答和必答两种方式能引起参赛者和观众的极大兴趣，并且能在极短的时间内，使人们增加一些科学知识和生活知识。实际进行智力竞赛时，一般分为若干组，各组对主持人提出的问题，分必答和抢答两种。必答有时间限制，到时要告警，回答问题正确与否，由主持人判别加分还是减分，成绩评定结果要用电子装置显示。抢答时，要判定哪组优先，并予以指示和鸣叫。二、抢答器的任务与要求设计要求：每组设置一个抢答器按钮，供抢答者使用。电路具有第一抢答信号鉴

2、别和锁存功能。在主持人将系统复位并发出抢答指令后，若抢答者按动抢答开关，则该组指示灯亮并组别鉴别显示电路显示抢答者的组别，同时扬声器发出“嘀-嘟”的双响，音响持续2-3S。电路具备自锁功能，使别组的抢答器开关不起作用。设计任务：本题的根本任务是准确判别第一抢答者的信号并将其锁存。实现这功能可用触发器或锁存器等。在得到第一信号后应该将其电路的输出封锁，使其他组的抢答信号无效。同时还必须注意，第一抢答信号必须在主持人发出抢答命令后才有效，否则应视为提前抢答而犯规。当电路形成第一抢答信号之后，LED显示组电路显示其组

3、别。还可鉴别出的第一抢答信号控制一个具有两种工作频率交换变化的音频振荡器工作，使其推动扬声器发出响音，表示该题抢答有效。三、设计方案用TTL或CMOS集成电路设计智力竞赛抢答器逻辑控制电路，具体要求如下：1.抢答组数为4组，输入抢答信号的控制电路应由无抖动开关来实现。2.判别选组电路。能迅速、准确地判处抢答者，同时能排除其它组的干扰信号，闭锁其它各路输入使其它组再按开关时失去作用，并能对抢中者有光、声显示和呜叫指示。3.计数、显示电路。每组有三位十进制计分显示电路，能进行加/减计分。4.定时及音响。完美整理Wo

4、rd格式必答时，启动定时灯亮，以示开始，当时间到要发出单音调“嘟”声，并熄灭指示灯。抢答时，当抢答开始后，指示灯应闪亮。当有某组抢答时，指示灯灭，最先抢答一组的灯亮，并发出音响。也可以驱动组别数字显示（用数码管显示）。回答问题的时间应可调整，分别为10s、20s、50s、60s或稍长些。4、主持人应有复位按钮。抢答和必答定时应有手动控制。抢答器电路原理框图结构门控多谐振荡电路声音提示电路电源电路主持人开关显示电路控制电路抢答开关组图3.1抢答器原理框图结构框图利用锁存型D触发器CD4042来完成的四路抢答器。如

5、图3-4所示，触发器CD4042与非门CD4012等元器件组成抢答器的控制电路，Q1-Q4,LED1~LED4等元器件组成显示电路，与非门CD4011等元器件组成声音提示电路，SA1~SA4组成抢答按钮，S5A复位按钮，触发器CD4042是电路的核心元件。当6脚输出高电平时，触发器CD4042的输出状态由输入的时钟脉冲的的高的电平来决定，CP=O时锁存数据，CP=1时传输数据。三、各单元电路设计（1）控制电路的设计完美整理Word格式控制电路是由锁存型的D触发器CD4042和与非门CD4012等组成（如图3－8

6、）；CD4042含有四组具有共同单位控制储存指挥输入.控制极性是可以选择的。如POL输入为低电平电位及STORE输入亦为低电平,送至D输入之数据将在其个别真的及互补的输出端出现当STORE输入电位升高,在此输入之数据于正过度时即储存于内部并以真值形式出现Q输出端及其互补出现于输出端；CD4012为双4输入端与非门两组正逻辑皆可单独使用。当任一闸之一或一个以上之输入端电位低时，将使输出端电位升高。如四个输入端皆为高电平时，则输出端之电位降低。A系列元件会产生极坏之一面倒的反应。可使用B系列元件，但非临界之应用。在

7、没有任何电平输入时，CD4042的4个输入端经过电阻上拉为高电平，根据其功能表可知其四个Q输出端为高电平，输出端为低电平LED不显示，此时与非门CD4012输出为低电平使多谐振荡电路停振，从而控制整个电路处于稳定状态。反之，当CD4042输入高电平时，其输出端Q与分别输出低电平和高电平，CD4012输出低电平使多谐振荡电路起振，从而控制整个电路进行正常的工作。控制电路是整个电路的核心部分，当输入的CP＝1时CD4042进行数据传输，当输入的CP＝0时CD4042进行数据所存（判别第一个抢答者的信号）。CD404

8、2的好坏，决定了整个电路的整体性能。、上图是集成D锁存器CD4042的逻辑图和功能表。芯片中含有4个D锁存器单元，共用一个时钟脉冲，CP为时钟端，POL为极性控制信号。CD4042功能见图，它的功能为：当极性控制信号POL=0时，若CP=0触发器接收D信号，并在CP上升沿到来时，锁存D信号，CP=1期间自锁D信号；当POL=1时，则CP=1时，触发接收D信号，CP下降沿到来时锁存D信号