硬件描述语言基础(自学说明材料)

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1、VerilogHDL基础内容概要2.5.1VerilogHDL基本结构2.5.2VerilogHDL的词法2.5.3VerilogHDL常用语句2.5.4不同抽象级别的VerilogHDL模型1硬件描述语言简介硬件描述语言（HradwareDescriptionLanguage)是一种用形式化方法（即文本形式）来描述和设计数字电路和数字系统的高级模块化语言。它是设计人员和EDA工具之间的一个桥梁，主要用于编写设计文件，在EDA工具中建立电路模型；也用来编写测试文件进行仿真。EDA工具用HDL描综合、仿真目标文件编

2、程下载述设计HDL发展至今已有近三十年的历史，到20世纪80年代，已出现了数十种硬件描述语言。80年代后期，HDL向着标准化、集成化的方向发展，最终VHDL、VerilogHDL先后成为IEEE标准。VHDL：VHSICHardwareDescriptionLanguage（VHSIC——VeryHighSpeedIntegratedCircuits），甚高速集成电路的硬件描述语言，来源于美国军方，1987年成为IEEE标准。目前标准化程度最高的一种HDL。2VerilogHDL简介VerilogHDL是目前

3、应用最为广泛的硬件描述语言，可以用来进行数字电路的建模、仿真验证、时序分析、逻辑综合。1983年，由GDA（GateWayDesignAutomation）公司的PhilMoorby首创；1989年，Cadence公司收购了GDA公司；1990年，Cadence公司公开发表VerilogHDL；1995年，IEEE制定并公开发表VerilogHDL1364-1995标准。VerilogHDL模型可以是实际电路的不同级别的抽象。抽象级别可分为五级：系统级，算法级，RTL级，门级，开关级。3VerilogHD

4、L的特点语法结构上的主要特点形式化地表示电路的行为和结构；借用C语言的结构和语句；可在多个层次上对所设计的系统加以描述，语言对设计规模不加任何限制；具有混合建模能力：一个设计中的各子模块可用不同级别的抽象模型来描述；基本逻辑门、开关级结构模型均内置于VerilogHDL语言库中，可直接调用；易创建用户定义原语（UDP，UserDesignedPrimitive）。易学易用，功能强4VerilogHDL与C语言的比较语句及函数的比较语句及函数C语言VerilogHDL函数无参函数，有参函数funct

5、ion块语句赋值语句赋值变量=表达式;阻塞赋值，非阻塞赋值条件语句if-elseif-else条件语句switchcase循环语句forfor循环语句whilewhile中止语句breakbreak宏定义语句define（以符号#开头）define（以符号’开头）格式输出函数printfprintf5运算符的比较C语言VerilogHDL功能C语言VerilogHDL功能＋＋加<=<=小于等于－－减====等于**乘!=!=不等于//除~~按位取反%%取模&&按位与!!逻辑非

6、

7、按位或&&&&逻辑与^^按位异或

8、

9、

10、

11、

12、逻辑或<<<<左移>>大于>>>>右移<<小于?:?:等同于if-else>=>=大于等于VerilogHDL与C语言的运算符几乎完全相同！6VerilogHDL与VHDL的比较VerilogHDLVHDL成为IEEE标准1995年1987年语法结构比较严格，模块风格语法结构√比VHDL简单比较清晰学习难易程度√容易掌握较难掌握门级开关电路描建模能力√系统级抽象能力较强述方面很强测试激励模块容√适合由多人合作完成的特大型易编写项目（一百万门以上）。√较多的第三方工具的支持√仿真工具比较好用72.5.1Veril

13、ogHDL基本结构一、简单的VerilogHDL例子【例2.13】8位全加器模块名(文件名)moduleadder8(cout,sum,a,b,cin);端口定义outputcout;//输出端口声明I/O说output[7:0]sum;明input[7:0]a,b;//输入端口声明inputcin;assign{cout,sum}=a+b+cin;功能描述endmodule整个程序嵌套在module和endmodule声明语句中。每条语句相对module和endmodule最好缩进2格或4格！//……表示注

14、释部分，一般只占据一行。对编译不起作用！单行注释符8简单的VerilogHDL例子（1/3）【例2.14】8位计数器modulecounter8(out,cout,data,load,cin,clk);output[7:0]out;outputcout;input[7:0]data;inputload,cin,clk;reg[7:0]out;信号类型声明al