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《《数字跑表模块设计》PPT课件》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、数字跑表设计赵杰任务要求设计一个数字跑表，实现“百分秒”、“秒”和“分”的计时及显示。“秒”和“分”能实现从“00”到“59”的循环计数；“百分秒”能实现从“00”到“99”的循环计数。时间显示利用的是开发板上提供的LED数码显示器。时钟信号来源于开发板提供的时钟信号。具有复位、暂停、秒表计数的功能；任务分析图1数字跑表的系统框图模块划分分频模块计数模块显示控制确定FPGA的规格编号规格1复位信号高有效，对系统异步清零2暂停信号低电平秒表计数，高电平停止计数3百分秒、秒、分钟计数均采用BCD码计数方式百分秒计数器秒计数器分计数器flag1flag2pause跑表模块clkresetm
2、s_hms_ls_hs_lm_hm_l设计方案秒计数器分计数器flagpauseresets_h[3:0]s_l[3:0]m_h[3:0]m_l[3:0]clk接口信号定义信号名I/O含义clkI100HZ时钟输入resetI复位信号，高电平有效pauseI暂停信号，低电平计数，高电平暂停ms_hO百分秒高位ms_lO百分秒低位s_hO秒信号高位s_lO秒信号低位m_hO分钟信号高位m_lO分钟信号低位设计输入modulepaobiao(clk,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l);inputclk,reset,pause;output[3:0
3、]ms_h,ms_l,s_h,s_l,m_h,m_l;reg[3:0]ms_h,ms_l,s_h,s_l,m_h,m_l;regflag1,flag2;......（程序主体部分）......endmodule原理图输入Verilog/VHDL输入功能仿真目的：对设计进行不带器件延时信息的逻辑功能仿真，验证电路功能是否满足设计要求DUT查看输出波形TESTBENCH功能仿真---编写testbenchmoduletb_paobiao;regclk,reset,pause;wire[3:0]ms_h,ms_l,s_h,s_l,m_h,m_l;paobiaou_paobiao(clk,r
4、eset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l);//时钟产生模块initialbeginclk=1'b0;endalways#5clk=~clk;//复位信号产生initialbeginreset=1'b0;#100reset=1'b1;#10reset=1'b0;end//暂停信号产生initialbeginpause=1'b1;#300pause=1'b0;#119905pause=1'b1;#30pause=1'b0;endendmodule仿真波形电路综合门级网表是利用厂商提供的器件库生成的，由与、或、非、寄存器等基本逻辑单元组成的连接关系Synt
5、hesizeVerilog/VHDL原理图门级网表该网表可以用来进行门级前仿真，更重要的是还可以用来后端布局布线综合之后的部分原理图布局布线布局：将综合输出的逻辑网表适配到具体FPGA器件的物理单元上布线：实现FPGA器件元件之间的互连布局布线之后的电路图CLB的结构IOB的结构Bit文件生成、加载、系统调试
