modelsim仿真测试--实验三

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1、实验3.1.modelsim仿真测试一、实验目的1、分析分频器的VHDL代码，了解信号和变量的差别。2、学习modelsim软件环境下，采用测试向量进行测试的方法。包括：激励文件的建立和测试实现。二、实验步骤1.1.modelsim的批处理操作流程建立一个工程File->NewProjectWizard,信号描述libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydiv_Signalisgeneric(div_nx2:pos

2、itive:=4);port(clk:instd_logic;q:outstd_logic);enddiv_Signal;architecturebehavofdiv_SignalisSIGNALfre_N:integerrange0todiv_nx2:=0;SIGNALclk_tmp:std_logic:=’0’;BEGINq<=clk_tmp;process(clk)beginifclk'eventandclk='1'theniffre_N>=div_nx2-1thenfre_N<=0;clk_tmp<=notclk_

3、tmp;elsefre_N<=fre_N+1;endif;endif;endprocess;endbehav;变量描述：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitydiv_varisgeneric(div_nx2:positive:=4);Port(CLK:instd_logic;clkout:outstd_logic);enddiv_var;architect

4、ureBehavioralofdiv_varissignalClk_Out:std_logic:='0';beginprocess(CLK)variablefre_N:integerrange0todiv_nx2:=0;beginifrising_edge(CLK)theniffre_N>=div_nx2-1thenfre_N:=0;Clk_Out<=notClk_Out;elsefre_N:=fre_N+1;endif;endif;endprocess;clkout<=Clk_Out;endBehavioral;方法1：

5、方法2：存为：div_signal_do.dovsimwork.div_signaladdwavesim:/div_signal/*force-freezesim:/div_signal/clk10,0{10ns}-r20run400ns在编译后，获得了逻辑网表，但未开始仿真。可以直接运行DO文件。点击Next，我们将其工程存储在D:Tempex1下（注意：存储路径中一定不能有空格或中文，否则找不到相关文件），工程命名为ex1，如下所示1.2.使用测试向量testbench新建项目，添加新文件：libraryieee;

6、useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycntxisport(clk,rst,en:instd_logic;q:outstd_logic_vector(3downto0));endcntx;architecturebehaveofcntxissignalq_n:std_logic_vector(3downto0);beginprocess(clk,rst,en,q_n)beginif(rst='1')thenq_n<=(others=>

7、'0');elsifrising_edge(clk)thenifen='1'thenq_n<=q_n+1;endif;endif;endprocess;q<=q_n;endbehave;LIBRARYieee;USEieee.std_logic_1164.all;USEieee.STD_LOGIC_UNSIGNED.all;ENTITYcntx_tbISconstantClkPeriod:time:=20ns;END;ARCHITECTUREcntx_tb_archOFcntx_tbISSIGNALq:std_logic_

8、vector(3downto0);SIGNALclk,en,rst:STD_LOGIC;COMPONENTcntxPORT(q:outstd_logic_vector(3downto0);clk,en,rst:inSTD_LOGIC);ENDCOMPONENT;BEGINDUT:cntxPORTMAP(