modelsim仿真问题_xp

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1、1、MODELSIM仿真提示alreadydeclaredinthisscope解决方法：在定义这个信号前其它模块接口信号中调用了这个信号，modelsim仿真报错，通过把信号定义挪到调用模块前面问题解决。2、modelsim中，Instantiationof'dffeas'failed.Thedesignunitwasnotfound.**Error:(vsim-3033)E:/pro/verilog_prj_example/simulation/modelsim/tb_sdrtest.v(24):Instantiationof

2、'print_task'failed.Thedesignunitwasnotfound.两种方法;报告3、Error:Can'tcompileduplicatedeclarationsofentity"ram"intolibrary"work"Error:Instancecouldbeentity"ram"infileram.vError:Instancecouldbeentity"ram"infileram.bdf解决办法：将.bdf文件的名字改掉，不能和.v文件的名字相同。4、Quartus中仿真时出现nosimulation

3、inputfileassignmentspecify对话框最好保证工程名、主模块、仿真文件的名字都一样。5、9.17.2014下载波形文件仿真错误Error:RunGenerateFunctionalSimulationNetlist(quartus_mapyumen2_mk--generate_functional_sim_netlist)togeneratefunctionalsimulationnetlistfortoplevelentity"yumen2_mk"beforerunningtheSimulator(quart

4、us_sim)解决方法：原因是在功能仿真时候没有建立一个网表，网表的作用本人不是很清楚，只能说是功能仿真的一个必要步骤吧。在Processing下选择generatedfunctionalsimulationnetist，就是产生功能反正对应的网表文件，然后再仿真就ok了。但是如果刚开始只进行时序仿真的话，就不会出现这个问题，本人测试几次猜测这应该是时序仿真和功能仿真的区别。——2013.9.22 编译Error:Can'tcompileduplicatedeclarationsofentity"**"intolibrary"wo

5、rk"解决方法：原因是这个模块同时有bdf和.v文件在projcet中，需要把不用的文件从project的file里移除。——2013.9.11 原理图编译错误 Error:Widthmismatchinport"dataa[7..0]"ofinstance"inst"andtypemult--sourceis""a""解决方法：这个错误出现在block模板建立编译后出现，原因是例化元件中的dataa[7..0]是八位，而加入的引脚a是一位的，应该改成a[7..0]就ok了。——2013.10.15 程序编译错误Error(100

6、28):Can'tresolvemultipleconstantdriversfornet"count[0]"atk.v(13)解决方法：应该是出现多个always语句里对统一变量的的多次赋值造成，有可能变量附错，改掉即可；如果没附错，就设法将两个并行模块always合并——2013.11.01Error(10137):VerilogHDLProceduralAssignmenterrorattcount.v(14):object"a"onleft-handsideofassignmentmusthaveavariabledata

7、type解决方法：always里赋值用reg，assign里面赋值用wire。目标左侧的a必须是个合理的数据类型:reg(寄存器型)、wire（连线型），本人在使用时候，a作为临时的一个寄存器一方面要判断最高位的溢出，一方面要把要把除了最高位的其它位赋值给输出out端，所以a的类型应该为reg型定义。——2013.9.26 Error(10170):VerilogHDLsyntaxerroratcnt_tb.v(1)neartext'解决方法：'timescale10ns/1ps，在定义精度之类的东西时候，用的应该是键盘左侧的“`

8、”,而不是英文的单引号“'”——2013.10.19Error(10170):VerilogHDLsyntaxerroratkcounter.v(23)neartext"begin";  expectinganidentifier("begin"i