数字电子钟EDA实验报告

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1、电工电子实习实验报告姓名班级计科0901学号200909010116一、实验目的：1、掌握多位计数器相连的设计方法。2、掌握十进制、六十进制和二十四进制计数器的设计方法。3、巩固数码管的驱动原理及编程方法。4、掌握CPLD技术的层次化设计方法。二、实验要求：基本要求：具有时、分、秒计数显示功能，以二十四小时循环计时。扩展要求：具有调整时间的功能以及整点报时功能。三、实验原理：u必做部分：设计一个数字电子时钟。通过分析实验要求得出：选用74LS163芯片共计6片，采用同步计数的方法来设计相关计时器（同一源输入脉冲接至CLK，控制ENT使能端实现计数），秒

2、位计时器与分位计时器均为60进制，时位计时器为24进制。u选作部分：电子钟实现校时、清零和整点报时功能。通过分析实验要求得出：1.控制数字电子钟分低位与时低位的使能端（ENT）输入（将使能端的输入分两部分，一种是自然输入，一种是输入相应电平信号手动控制使能信号）实现校时；2.控制验证当数字电子钟的输出为59分50秒时，与一个本电路所用的源输入脉冲信号，利用与门的特性输出相应的高低电平接通蜂鸣器实现整点报时。1.秒位计时电路设计（60进制）秒低位计数用十进制计数器（74163改装）计数，由脉冲信号触发计数，9秒（秒低位输出1001B）时，秒低位清零；秒高

3、位计数用六进制计数器（74163改装）计数，9秒时，秒高位芯片ENT输入高电平，由此触发计数，59秒（秒低位输出1001B，秒高位输出0101B）时，秒高位清零。2．分位计时电路设计（60进制）分位计时电路与秒位计时电路计时原理相差无几，只在触发计数的使能信号量上有一定差异。分低位计数用十进制计数器（74163改装）计数，59秒时触发计数，9分59秒（分低位输出为1001H，秒高位输出0101B，秒低位输出1001B）时，分低位清零；分高位计数用六进制计数器（74163改装）计数，9分59秒时，分高位芯片ENT输入高电平，由此触发计数，59分59秒（分

4、高位输出为0101B，分低位输出为1001B，秒高位输出0101B，秒低位输出1001B）时，分高位清零。3．时位计时电路设计（24进制）时低位计数用十（或四）进制计数器（74163改装）计数，59分59秒时触发计数，9时59分59秒（时低位输出为1001B，分高位输出为0101B，分低位输出为1001B，秒高位输出0101B，秒低位输出1001B），或者23时59分59秒（时高位输出为0010B，时低位输出为0011B，分高位输出为0101B，分低位输出为1001B，秒高位输出0101B，秒低位输出1001B）时，时低位清零；时高位计数用三进制计数器

5、（74163改装）计数，9时59分59秒时，时高位芯片ENT输入高电平，由此触发计数，23时59分59秒时，时高位清零。1．校时电路利用与门、或门和非门的基本特性，通过分析实验要求得出：控制数字电子钟分低位与时低位的使能端（ENT）输入（将使能端的输入分两部分，一种是自然输入，一种是输入相应电平信号手动控制使能信号）实现校时。2．整点报时电路控制验证当数字电子钟的输出为59分50秒时，与一个本电路所用的源输入脉冲信号，利用与门的特性输出相应的高低电平接通蜂鸣器实现整点报时。一、实验结果（电路图、仿真波形以及说明）：　秒低位(secl)秒高位(sech)

6、波形正确　分低位(minl)波形正确图（12）　时低位(hourl)波形正确图（13）　时高位(hourh)波形正确　分高位(minh)波形正确时低位(hourl)波形正确时高位(hourh)波形正确说明：本次实验基本达到预期目标。通过本次实验中综合运用学过的数字电子、可编程逻辑器件等基本知识，培养了我独立设计比较复杂的数字逻辑的能力。同时，我熟悉并初步掌握了使用EDA（电子设计自动化）工具设计数字逻辑的方法，包括设计输入、编译、软件仿真、下载和硬件仿真等全过程。在实验的过程中，由于思维受限，自己遇到了一系列问题，幸得各位实验指导老师的悉心指导与同学们

7、的热心帮助，实验得以顺利进行。设计是一个循序渐进的过程。电路的设计中，自己深切体会到了“欲速则不达”之理。起初，自己并未统筹全局，却因部分基本模块设计的较快而洋洋自得，却忽视了综合的优化完善。一次，计时电路在编译无误后却无法显示正确的波形，认为自己逻辑无误的我顿时产生了疑惑，在仔细观察后，我发现了逻辑欠缺，在秒计时电路与分计时电路的连接处仅仅注意到了本部分的使能，而忽略了衔接。找出了错误，我静下心来，先设计每一个功能模块，用软件仿真，调试每个功能模块，以实现各种功能模块的具体功能，再将各种功能模块连接起来，调试总的系统，完成总体功能的实现。电路的搭建中

8、，我亦是意识到不能急于求成。当有了设计雏形，搭建电路便也简单，但由于自己对软件使用的不太上手，