EDA数字电子钟的设计

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1、《EDA技术》课程实验报告2014年春季《EDA技术》课程实验报告学生姓名：所在班级：指导教师：记分及评价：报告满分5分得分一、实验名称实验1-3：简单数字电子钟的设计（原理图输入设计方法）二、任务及要求【基本部分】1、在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个24进制同步计数器的设计，并进行时序仿真。要求具备使能功能和异步清零功能，设计完成后封装成一个元件。2、同1，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个60进制同步计数器的设计，并进行时序仿

2、真。要求具备使能功能和异步清零功能，设计完成后封装成一个元件。3、利用1和2所设计的60进制计数器和24进制计数器元件，采用同步的方式设计一个简单的数字电子钟并进行时序仿真，要求具有时分秒功能显示功能、使能功能和异步清零功能。【发挥部分】1、思考：采用反馈清零法设计的计数器与反馈置数法有何不同？请用实例进行仿真。2、如何实现电子钟时分秒连续可调的功能？三、原理图24进制(同步清零)设计思路：1、使用同步计数器的方法，用两片74160十进制计数器设计一个24进制计数器，原理图如图3-1所示。2、将24划分为两块，用右边那块74160芯片表示高位2，左边

3、那块74160芯片表示低3位，计数从0到23，共24位。3、将两块芯片输入端A、B、C、D都要接低电平表示0000，左边芯片从0000计数到0011表示3。右边芯片从0000计数到0010表示2。使能端高电平有效，清零端高电平有效。4、使用一个三输入与非门，输入端接是s(1)、g(1)、g(0)，输出端接至两块芯片的置数端。当s(1)、g(1)、g(0)都为1时输出为零即为低电平，两片74160重新开始计数。第5页《EDA技术》课程实验报告2014年春季图3-124进制(清零)原理图图3-224进制(置数)原理图60进制设计思路：1、使用同步计数器的

4、方法，用两片74160十进制计数器设计一个60进制计数器。2、将60划分为两块，用右边那块74160芯片表示高位2，左边那块74160芯片表示低3位，计数从0到59，共60位。3、将两块芯片输入端A、B、C、D都要接低电平表示0000，左边芯片从0000计数到1001表示9。右边芯片从0000计数到0101表示5。使能端高电平有效，清零端高电平有效。4、使用一个4输入与非门，输入端接是s(2)、s(0)、g(3)、g(0)，输出端接至两块芯片的置数端。当s(2)、s(0)、g(3)、g(0)，使能端为1时输出为零即为低电平，两片74160重新开始计数

5、。第5页《EDA技术》课程实验报告2014年春季图3-360进制原理图60进制改进设计思路：1、大概设计思路与上述图3-3差不多，将两块芯片输入端A、B、C、D都要接低电平表示0000，左边芯片从0000计数到1001表示9。右边芯片从0000计数到0101表示5。使能端高电平有效，清零端高电平有效。2、使用一个三输入与门，输入端接是s(2)、s(0)以及jinwei，输出端接至两块芯片的置数端。当s(2)、s(0)、g(3)、g(0)，使能端为1时输出为零即为低电平，两片74160重新开始计数。图3-460进制改进原理图简单同步数字电子钟的设计思路

6、：第5页《EDA技术》课程实验报告2014年春季调用实验一与实验二完成的24进制计数器和60进制计数器，完成一个具有时分秒功能的简单同步数字电子钟的设计思路是，首先在QuartusII上就要把24进制与60进制的原理图打包，便于这次试验的连线的美观，我们需要两片60进制计数器（分别作为秒计数器与分计数器）和一片24进制计数器（作为时针计数器），时钟信号同时接到三片计数器的CLK上，先是秒钟计数，计数到59秒后，进一位给分钟计数器，显示1分，秒钟继续计数直到分钟进位到显示59分时，进一位到时钟计数器上，时钟显示1小时，如此反复，则达到了我们所需要的24

7、小时的秒分时的一个设计目的，再编译，新建波形文件即可。然后再根据EPF10K30E144芯片引脚对照，输入各个输入输出引脚的引脚号，再链接到试验箱检验，观察数码管的显示结果。图3-5简单数字电子钟原理图一、仿真及结果分析图3-624进制波形图24进制波形结果分析：1、首先设置好时钟信号，使能端信号和清零端信号。使能端高电平有效，将使能端全部设置为低电平，在其中设置一小段高电平，清零端低电平有效，将清零端全部设置为高电平，在其中设置一小段低电平，是为了确保使能端和清零端有效而设置的。2、然后进行波形验证，射出结果如图所示，输出端从零开始计数，当遇到使能

8、端为高电平或清零端为低电平时，重新开始计数，没有以上信号时，从0技术到23，然后跳变，有从零开始计数，如此循