数字电路课程设计之乘法器

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1、基于Verilog的乘法器设计一、设计目标使用Verilog语言实现4bit*4bit乘法器设计，并使用Quartes编写程序，使用modelsin进行仿真验证设计二、基本原理2.1半加器半加器是为两输入两输出的加法电路，输入无进位，真值表如下图所示,输入X,Y,输出C,SXYCS0000010110011110最简积之和式为S=X`Y+XY`=X○+Y;C=XY.电路图为：X`1X133SY213SY22X13Y`2X113CY23C22.2全加器全加器是为三输入两输出，输入存在进位，真值表如下图所示,输入X,Y,Z,输出C,SXYZCS0000000101010010111010001

2、101101101011111化简最简积之和式为：S=X`Y`Z+X`YZ`+XY`Z`+XYZ;C=XY+XZ+YZ;通过使用半加器组成全加器进行化简为：S=Z(X`Y`+XY)+Z`(X`Y+XY`)=Z(X○+Y)`+Z`(X○+Y)=X○+Y○+ZC的卡诺图如下图X00011110YZ0001010111按两两结合C=XY+YZ+XZ换一种结合方式C=XY+XY`Z+X`YZ=Z(XY`+X`Y)+XY=Z(X○+Y)+XY电路图如下所示(使用两个半加器与一个或门)X131Y23S213123123C2Z多位二进制加法实现2.2.1行波进位加法器B3A3B2A2B1A1B0A021

3、212121BFAABFAABFAABFAAC434C334C234C134C0CoutCinCoutCinCoutCinCoutCinSSSS5FALL_ADD5FALL_ADD5FALL_ADD5FALL_ADDS3S2S1S0行波进位加法器优点在于结构逻辑简单，缺点速度很慢，在最坏情况下，进位必须从最低有效位传到最高有效加法器，假设同时给出所有加数位，则总的最长延迟为：t=t+(n−2)t+tADDABCoutCinCoutCinStttABCout为最低有效级上从A或B到Cout的延迟，CinCout为中间级上Cin与Cout的延迟，CinS为最高有效位上从Cin到S的延迟。2.

4、2.2超前进位加法器Ai13Pi1Bi23Si213Gi123213Ci+12Ci从上图可以得到以下表达式Pi=Ai○+Bi；Gi=AiBi；可以得到输出与进位表达Si=Pi○+Ci；Ci+1=Gi+PiCi；Gi为进位产生，不管输入进位Ci为什么，只要Ai与Bi为1时，它将产生进位。Pi称为进位传输，因为它与从Ci到Ci+1的进位传输有关C=输入进位0C=G+PC1000C=G+PC=G+P(G+PC)=G+PG+PPC211111000110100C=G+PC=G+P(G+PC)=G+PG+PPG+PPPC3222221112212102100C=G+PC=G+PG+PPG+PPPG+

5、PPPPC4333332321321032100注意C4并不需要等待C3，实际上C4,C3,C2,C1同时传输超前进位产生的电路逻辑图234156231243541C452631413P32G3231452321C33144513P22G22312431C2413P12G11133C1P022G0C0带超前进位的四位加法器B313P3A3213G32P313S3C32B213P2A22P21U?3S2P31超14C4C221G32P3前C43G2P23G313C3G2P2进C3P1241P15G2位12C23S1G16P1产C2C12B11P07G1生11C13P1G08P0电C1A12C

6、09G010C0P01C0路C0S03C021CLA3G12B013P0A0213G022.3乘法器原理：2*2位普通二进制乘法器与十进制数乘法操作类似如下图A1B0B1B0B1A01212B0B1A0A1121233A1B0A1B133A0B0A0B1A1B0A1B1A0B0A0B1C3C2C1C02121baba2*2乘法器中HF为半加器HAHAcscs4343C3C2C1C0多位二进制乘法器的组合电路可以用类似方式来构造.一位乘数和被乘数的每位相与，乘数多少位就有多少级门电路。每一级与门的二进制输出与前一级的部分积相加，产生一个新的部分积。最后一级就是乘积。对于J位乘数和K位被乘数，

7、我们需要J*K个与门和（J-1）个K位加法器来产生J+K位的乘积4bit*4bit乘法器逻辑图如下图所示A0A1B3B2B1B012121212B3B2B1B0121212123333C03333A20B3B2B1B087654321B3B2B1B0A3A2A1A0器法加位四12121212C4C3C2C1C0913121110C1333387654321A3B3B2B1B0A3A2A1A0器法加位四C4C3C2C1C0