Encounter流程

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1、Encounter流程1.网表的唯一化（1）唯一化的定义：非叶模块只能被实例化一次（参看SOC文档“fetxtcmdref.pdf”中有关“checkUnique”指令的说明）。（2）唯一化的检验：网表导入Encounter后，终端输入checkUnique进行检验，报1所以是唯一化的网表，报0说明不是唯一化的网表，选项-verbose用于指出不符合唯一性要求的模块名（参看SOC文档“fetxtcmdref.pdf”中有关“checkUnique”指令的说明）。（3）唯一化的转换：这一步一般在DC中用uniquify实现，另外还可以采用uniquify

2、Netlist指令实现。（参看SOC文档“fetxtcmdref.pdf”中有关“uniquifyNetlist”指令的说明）。2.检验报告：如果原始网表存在唯一性的问题，那么需要输出这一文档。文档里包含不满足唯一性要求的模块名、解决唯一性问题的方法和输入输出的网表名称等内容。3.输入文件（1）时序库文件：包含最快、最慢和典型情况的时序库文件，以lib为后缀。某些设计中可以只有典型情况的时序库文件。（2）IO文件：用于定义各IO引脚的位置，需要考虑与内核的互连和信号串扰的问题。1）电源引脚：根据预估的功耗，评估所需的电源引脚的数量，平均分布电源引脚，c

3、orner位置处最好是电源引脚，信号引脚之间最好有电源或地引脚隔离实现屏蔽；2）信号引脚：信号引脚的放置需要考虑信号引脚之间的串扰问题、信号引脚与内核模块之间的长互连线问题和由于信号引脚过于集中导致的布线拥塞问题。3）最终IO文件的名称为：DesignName_version.io，设计过程可能需要多次设计IO文件，对于这些临时的IO文件可以后挂temp_1，2，……表示。4）IO文件的设计说明文档：该文档中用来说明IO文件设计中各问题的解决方案，如电源引脚数的计算评估过程、信号引脚串扰问题的解决方法。（3）电容表文件：后缀为.capTbl。这一文件从

4、工艺厂商处获得。也可以利用PCS或ICT文件生成电容表文件。（参看SOC文档“fetxtcmdref.pdf”中有关“generateCapTbl”指令的说明）。（4）SDC文件：此处的SDC文件用于时钟树综合之前的时序约束。需要考虑外连接口的时序要求。（5）LEF文件：包括标准单元库和硬宏单元的LEF视图文件。4.设计载入：设计载入过程需要观察工具终端显示的提示信息，特别要关注是否有error信息，设计的第一步应当完全消除所有的error，对于无法完全消除的error应当给出详细的解释说明。对于warning信息，应当重点关注有关网表和LEF文件的w

5、arning，必要的话需要进行消除，对于其他的warning，不能进行消除的话应当给出说明。5.全局定义：全局线网的定义，芯片面积的定义，内核与引脚间距的定义，单元通道和布线通道的结构的定义。芯片面积主要根据DC给出的设计规模和面积利用率确定，整个形状尽量是正方形。内核与引脚的间距需要考虑电源环所需的宽度和引脚互连线的数量。单元通道和布线通道的结构可以用来改变布线通道的数量，需要根据设计实际所需的布线通道进行调节，正确的做法应当是先按照默认设置即不留专门的布线通道进行设计，布线存在问题的话改为两个单元通道一个布线通道的结构进行设计，最后若还是存在问题则

6、改为用一个单元通道一个布线通道的结构进行设计。插入IO的FILLER单元。完成这一步后保存设计。6.全局定义文档：本文档着重描述芯片面积定义中的计算过程、内核与引脚间距的定义过程以及单元通道和布线通道结构的定义过程。7.模块布局：这一步的工作对后续流程来说非常重要。需要考虑模块之间的互连关系和模块的规模大小规划各个模块的位置和面积大小，总的原则是把硬宏单元尽量靠边，各个模块之间预留一定的间隙方便工具进行优化设计。完成这一步后保存设计，这一步输出文档DesignName_version_flp.doc描述布局过程，包括各个模块的位置和布局设计的依据。8.

7、电源设计：根据预估的功耗要求和各个模块预估功耗确定电源地线网（主要是内核电源地环）的结构，根据电压降的要求，进行横向和纵向带状电源地线的设计。内核电源地环的两侧与内核和IO引脚之间的间距应当尽量一致。9.布局检验：进行place和sroute，根据这一结果进行trialRoute，根据trialRoute的结果评估布局的合理性，在trialRoute的基础上进行IR电压降分析，评估电源地线网结构的合理性。10.单元放置：利用经过检验的布局进行标准单元的放置。11.设计优化：CTS前，在place的基础上进行设计优化，获得时序最优的设计结构，建立时间满足

8、，保持时间的余量大于设计要求的30%（经验值）。12.CTS：这一步载入时钟树文件进行时钟树的