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1、Encounter使用入门教程本教程介绍一下自动布局布线工具Encounter的使用知识，开始以一个简单的十进制计数器版图的自动实现为例子，之后介绍包含block模块的复杂的版图自动实现。在DesignerCompiler使用入门教程中，首先设计了一个十进制计数器，并经过DesignCompiler对其进行综合后获得了门级综合网表文件counter.sv以及约束文件counter.sdc，根据这两个文件，我们就可以使用SOCEncounter实现十进制计数器的物理版图设计了。首先，我们要准备使用Encounter进行
2、版图自动设计时所需要的数据：时序库文件：fast.lib,slow.lib,tpz973gwc.lib,tpz973gbc.lib物理库文件：tsmc18_6lm_cic.lef,tpz973g_5lm_cic.lef,tsmc18_6lm_antenna_cic.lef门级网表文件：pad_counter.sv时序约束文件：pad_counter.sdcIO位置放置文件：pad_counter.io//在设计导入Encounter中指定PAD的放置位置文件，不是必须文件还有其它一些文件在后面用到时进行介绍。一、数据
3、准备1、网表中添加PAD、编写IOAssignmentFile这里，pad_counter.sv是加入PAD后综合得到的门级网表。工程项目中设计制作完成后的芯片要进行封装，PAD就是芯片在封装时连接封装引线的地方。一般信号的输入/输出PAD即I/OPAD要在综合前添加进入网表中，电源电压PAD可以在综合时添加也可以在综合后添加。接下来就先介绍一下如何在网表中加入PAD，其实给网表加入PAD就是一般的module例化，和Verilog中一般的module模块例化是一样的。这里介绍在综合时给设计中加入I/OPAD。十进制
4、计数器的Verilog源程序如下：moduleCnt10(reset_n,clk,in_ena,cnt,carry_ena);inputclk;inputreset_n;inputin_ena;output[3:0]cnt;outputcarry_ena;reg[3:0]cnt;regcarry_ena;always@(posedgeclkornegedgereset_n)beginif(!reset_n)cnt<=4'b0;elseif(in_ena&&cnt==4'd10)cnt<=4'b0;elseif(in_
5、ena&&cnt<4'd10)cnt<=cnt+1'b1;endalways@(posedgeclkornegedgereset_n)beginif(!reset_n)carry_ena<=1'b0;elseif(in_ena&&cnt==4'd10)carry_ena<=1'b1;elsecarry_ena<=1'b0;endendmodule加入PAD后的十进制计数器Verilog网表如下：moduleCnt10_PAD(reset_n,clk,in_ena,cnt,carry_ena);//顶层模块inputr
6、eset_n;inputclk;inputin_ena;output[3:0]cnt;outputcarry_ena;wiretop_clk,top_reset,top_in_ena;wiretop_carry_ena;wire[3:0]top_cnt;Cnt10CNT10(.reset_n(top_reset),.clk(top_clk),.in_ena(top_in_ena),.cnt(top_cnt),.carry_ena(top_carry_ena));//这里是对Cnt10module的例化//下面是I/O
7、PADmodule的例化PDIDGZPAD_CLK(.PAD(clk),.C(top_clk));PDIDGZPAD_RESET(.PAD(reset_n),.C(top_reset));PDIDGZPAD_IN_ENA(.PAD(in_ena),.C(top_in_ena));PDO02CDGPAD_CARRY_ENA(.I(top_carry_ena),.PAD(carry_ena));PDO02CDGPAD_CNT_0(.I(top_cnt[0]),.PAD(cnt[0]));PDO02CDGPAD_CNT_1
8、(.I(top_cnt[1]),.PAD(cnt[1]));PDO02CDGPAD_CNT_2(.I(top_cnt[2]),.PAD(cnt[2]));PDO02CDGPAD_CNT_3(.I(top_cnt[3]),.PAD(cnt[3]));endmodule说明：关于PAD如何例化，首先要查看厂家提供的工艺库中的关于PAD的verilo
