第2章 ARM体系结构

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1、第2章ARM体系结构2.1ARM简介ARM公司简介ARM是AdvancedRISCMachines的缩写，它是英国一家微处理器行业的知名企业，该企业设计了大量高性能、廉价、耗能低的RISC（精简指令集）处理器。公司的特点是只设计芯片，而不生产。它将技术授权给世界上许多著名的半导体、软件和OEM厂商，并提供服务。ARM公司简介将技术授权给其它芯片厂商形成各具特色的ARM芯片...2.1ARM简介ARM体系结构ARM处理器为RISC芯片，其简单的结构使ARM内核非常小，这使得器件的功耗也非常低。它具有经典RISC的特点：大的、统一的寄存器文件；装载/保存结构，数据处理操作

2、只针对寄存器的内容，而不直接对存储器进行操作；简单的寻址模式;每条数据处理指令都对算术逻辑单元和移位器控制，以实现ALU和移位器的最大利用；地址自动增加和减少寻址模式，优化程序循环；多寄存器装载和存储指令实现最大数据吞吐量;所有指令的条件执行实现最快速的代码执行。统一和固定长度的指令域，简化了指令的译码。典型的ARM体系结构方框图一个典型的ARM体系结构方框图如图2.1.1所示，包含有：图2.1.1ARM体系结构方框图32位ALU31个32位通用寄存器及6位状态寄存器32×8位乘法器32×32位桶形移位寄存器指令译码及控制逻辑指令流水线和数据／地址寄存器等主要部件1．

3、ALU由两个操作数锁存器、加法器、逻辑功能、结果及零检测逻辑构成。2．桶形移位寄存器ARM采用了32×32位桶形移位寄存器，左移／右移n位、环移n位和算术右移n位等都可以一次完成，可以有效的减少移位的延迟时间。3．高速乘法器ARM为了提高运算速度，采用两位乘法的方法，2位乘法可根据乘数的2位来实现“加－移位”运算。ARM的高速乘法器采用32×8位的结构，完成32×2位乘法也只需5个时钟周期。4．浮点部件在ARM体系结构中，浮点部件作为选件可根据需要选用，FPA10浮点加速器以协处理器方式与ARM相连，并通过协处理器指令的解释来执行。5．控制器ARM的控制器采用硬接线的

4、可编程逻辑阵列PLA，其输入端有14根、输出端有40根，分散控制Load/Store多路、乘法器、协处理器以及地址、寄存器ALU和移位器。6．寄存器ARM内含37个寄存器，包括31个通用32位寄存器和6个状态寄存器。2.1ARM简介各ARM体系结构版本ARM体系结构从最初开发到现在有了巨大的改进，并仍在完善和发展。为了清楚的表达每个ARM应用实例所使用的指令集，ARM公司定义了5种主要的ARM指令集体系结构版本，以版本号V1～V5表示。2.1ARM简介各ARM体系结构版本——V1该版本的ARM体系结构，只有26位的寻址空间，没有商业化，其特点为：基本的数据处理指令（不

5、包括乘法）；字节、字和半字加载/存储指令；具有分支指令，包括在子程序调用中使用的分支和链接指令；在操作系统调用中使用的软件中断指令。2.1ARM简介各ARM体系结构版本——V2同样为26位寻址空间，现在已经废弃不再使用，它相对V1版本有以下改进：具有乘法和乘加指令；支持协处理器；快速中断模式中的两个以上的分组寄存器；具有原子性加载/存储指令SWP和SWPB。2.1ARM简介各ARM体系结构版本——V3寻址范围扩展到32位（事实上也基本废弃），具有独立的程序：具有乘法和乘加指令；支持协处理器；快速中断模式中具有的两个以上的分组寄存器；具有原子性加载/存储指令SWP和SW

6、PB。2.1ARM简介各ARM体系结构版本——V4不在为了与以前的版本兼容而支持26位体系结构，并明确了哪些指令会引起未定义指令异常发生，它相对V3版本作了以下的改进：半字加载/存储指令；字节和半字的加载和符号扩展指令；具有可以转换到Thumb状态的指令；用户模式寄存器的新的特权处理器模式。2.1ARM简介各ARM体系结构版本——V5在V4版本的基础上，对现在指令的定义进行了必要的修正，对V4版本的体系结构进行了扩展并并增加了指令，具体如下：改进了ARM/Thumb状态之间的切换效率；允许非T变量和T变量一样，使用相同的代码生成技术；增加计数前导零指令和软件断点指令；

7、对乘法指令如何设置标志作了严格的定义。2.1ARM简介ARM处理器核简介ARM公司开发了很多系列的ARM处理器核，目前最新的系列已经是ARM11了，而ARM6核以及更早的系列已经很罕见了。目前应用比较广泛的系列是：ARM7ARM9ARM9EARM10SecurCoreXscale2.1ARM简介ARM处理器核简介——ARM7该系列包括ARM7TDMI、ARM7TDMI-S、带有高速缓存处理器宏单元的ARM720T和扩充了Jazelle的ARM7EJ-S。该系列处理器提供Thumb16位压缩指令集和EmbededICE软件调试方式，适用于更大规模的So