09EDA实验指导书

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1、EDA实验指导书目录实验一基于QUARTUSII图形输入电路的设计2实验二含异步清零和同步使能的加法计数器5实验三图形和VHDL混合输入的电路设计7实验四矩阵键盘接口电路的设计10实验五交通灯控制电路实验16附图EP1K10TC100管脚图24主芯片：ACEX1K系列的EP1K10TC100-3下载电缆：ByteBlasterII24实验一基于QUARTUSII图形输入电路的设计一、实验目的1、通过一个简单的3线—8线译码器的设计,掌握组合逻辑电路的设计方法。2、初步了解QUARTUSII原理图输入设计的全过程。3、掌握

2、组合逻辑电路的静态测试方法。二、实验原理3线-8线译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示输入输出D2D1D0Y7Y6Y5Y4Y3Y2Y1Y000000000001001000000100100000010001100001000100000100001010010000011001000000

3、11110000000表1-13线-8线译码器真值表译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。三、实验内容在本实验中，用三个拨动开关来表示3线-8线译码器的三个输入（D2-D024）；用八个LED来表示3线-8线译码器的八个输出（Y0-Y7）。通过输入不同的值来观察输入的结

4、果与3线-8线译码器的真值表（表1-1）是否一致。实验箱中的拨动开关当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。LED灯与其对应的端口为高电平时LED就会发光，反之LED灯灭。一、实验步骤1、打开QUARTUSII软件，新建一个工程。2、建完工程之后，再新建一个图形设计文件SchematicFile。并输入3线－8线译码器电路图1-1所示。图1-1设计文件的输入3、编译仿真无误后，根据用户自己的要求进行管脚分配。分配完成后，再进行全编译一次，以使管脚分配生效。241、根据实验内容用实验导线将上面管

5、脚分配的FPGA管脚与对应的模块连接起来。如果是调用的本书提供的VHDL代码，则实验连线如下：D2-D0：编码输入端，接3个拨动开关S1-S3。Y0-Y7：编码输出信号，接8个LED灯D1-D8。2、用下载电缆将对应的sof文件加载到FPGA中。观察实验结果。3、用VHDL语言设计上述3线-8线译码器，新建VHDL设计文件，输入程序如下：（其中增加了en使能输入端，低电平有效）五、实验现象与结果文件加载到目标器件后，拨动拨动开关，LED灯会按表1-1所示的真值表对应的点亮。六、实验报告1、进一步熟悉和理解QUARTUSI

6、I软件的使用方法。实验二含异步清零和同步使能的加法计数器24一、实验目的1、了解二进制计数器的工作原理。2、进一步熟悉QUARTUSII软件的使用方法和VHDL输入。3、时钟在编程过程中的作用。二、实验原理二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下：在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电平有效）则开始计数，否则一直检测使能端信号。在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。

7、其工作时序如图2-1所示：图2-1计数器的工作时序三、实验内容本实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关S1表示使能端信号，用复位开关K1表示复位信号，用LED模块的D1～D4来表示计数的二进制结果。实验LED亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。通过输入不同的值模拟计数器的工作时序，观察计数的结果。四、实验步骤1、打开QUARTUSII软件，新建一个工程。241、建完工程之后，再新建一个VHDLFil

8、e，打开VHDL编辑器对话框。2、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序。注意：要求有异步清零信信号ret，低电平有效；同步时能信号en，高电平有效3、编写完VHDL程序后，保存起来。方法同实验一。4、对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。5、编译仿真无误后，根据用户自己