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1、基于SRAM和DRAM结构的大容量FIFO的设计与实现-63-●主题论文基于SRAM和DRAM结构的大容量FIFO的设计与实现杨奇,杨莹(华中科技大学,湖北武汉430074)摘要:分别基于Hynix公司的SRAMHY64UD16322A和DRAMHY57V281620E,介绍了采用两种不同的RAM结构,通过CPLD来设计并实现大容量FIFO的方法。关键词:SRAM;DRAM;CPLD;大容量FIFO中图分类号:TP333文献标识码:A文章编号：1006-6977(2006)10-0063-04Anewmethodofdesigningandimplementinghigh-capacityF
2、IFObasedonSRAMandDRAMYANGQi,YANGYing(HuazhongUniversityofScienceandTechnology,Wuhan430074,China)Abstract:Anewmethodofdesigningandimplementinghigh-capacityFIFO(FirstInFirstOut)memo-rybyCPLDbasedonSRAM(HY64UD16322A)andDRAM(HY57V281620E)isintroduced.Keywords:SRAM;DRAM;CPLD;high-capacityFIFO静态随机存取存储器SR
3、AM(StaticRandom1引言AccessMemory)是一种非常重要的易失性存储器,FIFO(FirstInFirstOut)是一种具有先进先出存它的速度非常快,并且能在快速读取和刷新时保持储功能的部件,在高速数字系统当中通常用作数据数据完整性。本系统SRAM器件采用Hynix公司的缓存。在高速数据采集、传输和实时显示控制领域[2]HY64UD16322A。HY64UD16322A是高速、超低功中,往往需要对大量数据进行快速存储和读取,而耗32MbitSRAM,内部具有2097152个16bit字这种先进先出的结构特点很好地适应了这些要求,容量。采用了CMOS制造工艺、TTL电平接口
4、以及三是传统RAM无法达到的。态输出,具有较大的输入电压和温度范围。同时许多系统都需要大容量FIFO作为缓存,但是HY64UD16322A支持DPD(DeepPowerDown)模式,由于成本和容量限制,常采用多个FIFO芯片级联保证其在待机模式下功耗进一步降低。扩展,这往往导致系统结构复杂,成本高。本文分别2.2系统硬件设计针对Hynix公司的两款SRAM和DRAM器件,介绍整个系统采用CPLD作为控制核心器件。了使用CPLD进行接口连接和编程控制,来构成低[3]CPLD选用Altera公司的MAX7128AETC100-5。成本、大容量、高速度FIFO的方法。该方法具有通MAX7128基
5、于Altera公司第二代MAX乘积项结用性,可以方便地移植到与其他RAM器件相连的构,是采用CMOSEEPROM技术制造的EPLD,它应用中去[1]集成了2500个可用门,128个宏单元以及100个。I/O引脚。2基于SRAM的设计与实现图1是HY64UD16322A内部结构以及与CPLD2.1SRAM结构芯片HY64UD16322A接口设计的系统连接图。可以看出,HY64UD16322A-64-《国外电子元器件》2006年第10期2006年10月由地址译码、逻辑控制模块以及大容量存储阵列组据写入RAM的时候,CPLD应按照HY64UD16322A成。CPLD接收到FIFO控制信号,按照该S
6、RAM读的写时序来控制写操作。这里,CPLD首先按照上述写时序要求完成相应的读写操作,再通过所构造流程计算出当前数据应存放的地址,然后控制nWEFIFO的数据输入输出和状态控制接口返回。信号,nWE为低时,数据自动写入RAM。然后再写下一位数据。整个写时序如图3所示。同理,CPLD接收到nREN(读使能,低有效)和RLCK(读时钟,上升沿有效)时,将最先写入的数据读出。这里,CPLD首先按照读数据流程计算出当前读出数据存放地址,然后控制nOE信号(低电平有效),数据自动读出RAM。然后再进行下一位数据读出操作。图1基于HY64UD16322A系统连接图可以看出,影响所构建2.3指针算法程序设
7、计FIFO读写速度的关键因素是tWC,该参数也是决定系统采用CPLD作为总控制器件。根据FIFOHY64UD16322A速度的主要因素,因此,所构建FI-的特点,需要将SRAM按地址存储用程序控制成先FO的理论速率应该接近HY64UD16322A的速率。进先出的结构。这里采用指针算法来实现这种结构3基于DRAM的设计与实现设计:设置两个指针变量StartPos和EndPos,分别作为进入数据头尾指针。当有新数
