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《伪码连续波交会对接雷达信号处理机设计》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、第28卷第9期现代雷达Vo.l28No.92006年9月ModernRadarSeptember200637信号与数据处理*伪码连续波交会对接雷达信号处理机设计耿生群,吴嗣亮(北京理工大学信息科学技术学院,北京100081)摘要介绍了某伪码连续波交会对接雷达信号处理机设计。在测距中,提出用噪声较小的载波相位伪距测量值对伪距进行处理,得到高精度测距值。在测角中,提出了一种干涉仪天线阵结构和干涉仪解模糊算法,针对通道载波相位误差可能引起的解模糊错
2、误,又提出了一种纠正方法,仿真显示,在发生解模糊错误的概率高达0.42的情况下,该方法仍然可以识别并纠正所有解模糊错误。实验表明,该信号处理机可以满足空间航天器交会对接的要求。关键词伪码;交会对接雷达;干涉仪中图分类号:TN957文献标识码:APseudocodeCWRVDRadarSignalProcessorDesignGENGShengqun,WUSiliang(SchoolofInformationScienceandTechnology,BIT,Beijing100081,Chin
3、a)AbstractInthispaper,adesignofpseudocodeCWRendezvousandDocking(RVD)radarsignalprocessorispresented.Inrangingprocedure,thepseudorangeisprocessedwithdeltapseudorangefromthecarrierloopwithsmallnoise,andtheprecisionisimproved.Inanglemeasuring,anantennac
4、onfigurationandinterferometerambiguityresolvingalgorithmareproposed,andtoeliminatetheerrorcausedbycarrierphaseerror,acorrectionmethodisintroduced,throughwhichallambiguityresolvingerrorcanberecognizedandbecorrectedevenwhentheerrorprobabilityisupto0.42.Tes
5、tsindicatethatthesignalprocessorcanmeettherequirementsofRendezvousandDocking.Keywordspseudocode;rendezvousanddockingradar;interferometer0引言在某交会对接雷达系统中,系统由雷达和应答机组成,雷达发射由伪随机码调制的扩谱信号,应答机对扩谱信号进行相干转发。雷达通过捕获跟踪相干转发信号的伪码和载波相位,实现对目标距离和方位测量,[1]它具有低截获概率、抗干扰等优点。1
6、雷达信号处理机的组成雷达信号处理机包括发射和接收两个模块,发射图1雷达信号处理机结构框图模块产生发射伪码和系统同步时钟;接收模块以同步时钟为参考,产生再生伪码和载波,通过跟踪算法控制涉测角通道数字中频信号。本地再生载波和伪码与接收信号完全相同。主信号处理器为TI公司的TMS320C6701,主要功图1为雷达信号处理机的结构框图。信号处理机能为:在FFT快捕FPGA发出捕获中断时,读取快捕结采用软件化设计,由DSP和FPGA实现。信号处理机果,将快捕结果快速置入主通道FPGA的码环和载波由主信号处理器、通
7、信信号处理器、FFT快捕FPGA、主环中;定时读取主通道FPGA和干涉测角FPGA的积通道FPGA和干涉测角FPGA等组成。进入信号处理发累加结果,通过环路跟踪算法控制环路闭合。当主机的信号包括一路主接收通道数字中频信号和8路干通道FPGA的载波环和码环以及干涉测角FPGA的*收稿日期:20060417修订日期:2006071838现代雷达28卷[4]8个载波环均进入锁定状态后,从码环和载波环中分级,因此FLL环路滤波器采用二阶滤波器。别读取码相位和载波相位,通过数据处理,得到目标的2.2码跟
8、踪环距离和方位信息。码跟踪环采用由积分累加器、码鉴相器和码NCO通信信号处理器为TMS320VC5509,它通过数据等组成的非相干数字延迟锁定环(DDLL)。重新组帧,改变数据率,实现外部设备和主通道FPGA之间的通信,并通过I/O接口采集3片FPGA的工作状态,向主信号处理器报告。FFT快捕FPGA采用Xilinx公司的XC2V3000,它通过FFT和IFFT运算,快速捕获相干转发信号的载波[2]多普勒频率和伪
