CMOS集成时钟恢复电路设计

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1、第29卷第6期电子与信息学报Vol.29No.62007年6月JournalofElectronics&InformationTechnologyJun..2007CMOS集成时钟恢复电路设计李学初高清运陈浩琼秦世才(南开大学信息技术科学学院天津300071)摘要：该文设计了一个集成时钟恢复电路，恢复时钟的频率为125MHz。通过采用电流相减技术等补偿措施，很大程度上降低了振荡器的压控增益，从而在不影响电路性能的前提下大大地降低了芯片面积。本设计采用20.25μm标准CMOS工艺实现，有效芯片面积小于0.2mm，功耗

2、仅10mW。在各种工艺角、温度以及供电电源条件下的仿真结果均表明，该电路相位偏差小于200ps，时钟抖动的峰峰值小于150ps。该文对一个采用本时钟恢复电路的100MHzPHY系统进行流片、测试，验证了时钟恢复电路能够正常工作。关键词：时钟恢复；100MHzPHY；Hogge鉴相器；锁相环中图分类号：TN432文献标识码：A文章编号：1009-5896(2007)06-1496-04TheDesignofMonolithicCMOSClockRecoveryCircuitLiXue-chuGaoQing-yunChe

3、nHao-qiongQinShi-cai(CollegeofInformationTechnologyandScience,NankaiUniversity,Tianjin300071,China)Abstract:Amonolithicclockrecoverycircuitisproposedinthispaper.Thefrequencyoftherecoveredclockis125MHz.Byusingofsomecompensationmethods,suchascurrentsubtractiontec

4、hnology,thegainoftheVCOisgreatlydiminished,asaresultthechipareaisreducedalsowithoutsacrificingthenoiseperformanceoftherecoveredclock.Thisdesignisimplementedbya0.25μmstandardCMOStechnology.Theactivechipareaislessthan0.2mm2,andthepowerconsumptionisonly10mW.Thesim

5、ulationresultsindifferenttemperatureandprocessconditionindicatethatthephaseerroroftherecoveredclockislessthan200psandthepeak-to-peakjitterislessthan150ps.A100MHzPHYwiththeproposedclockrecoverycircuitinsideistapedoutandtested.Thetestresultshowsthattheclockrecove

6、rycircuitworksproperly.Keywords:Clockrecovery;100MHzPHY;Hoggephasedetector;PLL1引言结果表明，当网线在5m到100m范围内变化时，时钟恢复电路都可以正常工作，其性能满足100MHzPHY的系统要求。时钟恢复电路是通讯系统中的重要模块，它从接收信号中提取出时钟信息，同时调整好相位，以确保数据转换电路2系统框架及环路参数的设计的正确采样，因此它的性能直接影响了接收机的误码率。迄用于时钟恢复的鉴相器通常都存在捕获范围的问题。本[1,2]今为止，有

7、不少文献介绍了时钟恢复电路的设计，但是文所采用的Hogge鉴相器频率调整能力非常有限，需要通这些文献都没有讨论电路的芯片面积，而芯片面积是影响其过辅助环路进行频率的调整。图1给出了系统框架图。这是成本的重要因素。本文设计了一个全集成的CMOS时钟恢复一个双环系统，图中由PFD，CP2，LPF，VCO以及Divider电路，其核心电路是一个基于Hogge鉴相器的三阶电荷泵锁构成的调频环，用于调整压控振荡器的振荡频率。这个环路相环。环路中的压控振荡器采用“电流相减”技术，使得压的输入参考频率为25MHz，由片外晶振提供，

8、分频器的分控增益可以安全地降至普通环形振荡器的一半以下，从而在频比为5，因此环路稳定以后压控振荡器振荡在125MHz。不影响恢复时钟噪声性能的前提下大大地降低芯片面积。本这个环采用鉴频鉴相器进行鉴相，没有捕获范围的问题。设计采用0.25μm标准CMOS工艺实现，有效芯片面积小于20.2mm，功耗小于10mW。在各种工艺角、温度以及供电电源条件下