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时间:2019-06-01
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1、超高速数模混合集成电路中时钟分布电路的设计陈高鹏吴旦昱金智刘新宇中国科学院微电子研究所北京100029摘要:本文介绍了采用ADS软件设计超高速数模混合集成电路中时钟分布电路的方法。利用ADS瞬态仿真完成电路的原理图仿真,并初步设计完成版图,然后利用Momentum对版图中的时钟分布电路进行电磁仿真、验证及优化,最后通过原理图和电磁联合仿真得到更加接近真实测试结果的仿真结果。本方法经10GHz8-bit超高速DDS及8GHzΣ-Δ调制器电路验证切实有效。关键词:ADS,超高速数模混合电路,时钟分布电路一、引言随着大规模集成电路时钟频率的不断提升,尤其是超高速数模混合集成电路
2、运行速度的持续提升,芯片内部时钟分布电路的信号完整性问题引起了越来越多的关注。当时钟频率超过GHz之后,芯片上述时钟分布路径的走线不能再按照集总参数电路的方法来处理,而应该考虑到其传输线效应,以及时钟分布电路相互之间以及其与其余片上关键信号路径之间的干扰,也就是信号完整性问题。如果设计不当,电路将无法在超高速时钟下正常工作,从而导致设计失败。尽管集成电路设计工程师越来越充分认识到了超高速电路中信号完整性设计的重要性,但是由于缺乏行之有效的仿真设计手段,这个问题长期以来不能得到有效解决。Agilent公司的ADS软件,同时集成了原理图仿真、版图设计、电磁仿真工具,并且支持原
3、理图和电磁联合仿真,从而为解决超高速集成电路中时钟分布电路问题提供了完整的解决方案。二、原理图仿真ADS的原理图仿真器中不仅集成了微波射频电路设计中常用到的S参数仿真、谐波平衡仿真、包络仿真等工具,也包含了适合用于设计数字和模拟电路的交流仿真、瞬态仿真等工具。超高速数模混合电路的设计,主要用到瞬态仿真器。超高速数模混合电路中高速时钟分布电路的设计,在原理图仿真阶段,主要考虑的问题包括:时钟分布电路所要驱动的负载大小及数目,时钟驱动器链的深度等。如图1所示为典型的时钟分布电路。在超高速数模混合电路中,为了提高电路的抗干扰能力,往往采用全差分结构,如图中所示输入的差分时钟信号
4、为CLK_P和CLK_N。通过时钟预驱动器Clk_Pre_buffer的缓冲放大之后,C1_P及C1_N输入到第二级时钟驱动器Clk_buffer。Clk_buffer的并联数目,与其所要驱动的负载大小及数目相关。假设时钟驱动负载大小都相同,如图所示,所需Clk_buffer驱动器的并联数目与其所驱动的负载数目成正比,以此保证所有负载都得到充分的驱动。典型的时钟预驱动器及第二级时钟驱动器如图2所示。图中第二级时钟驱动器实际上由三级差分放大电路级联构成,即其时钟驱动链的深度为3。时钟驱动链的深度越大,其驱动能力将越强,但同时对时钟的延迟也越大,在原理图仿真中要根据具体负载大
5、小来选择合适的时钟驱动链深度,保证在最小的延迟下得到充分的驱动能力。三、版图设计及时钟分布网络的电磁仿真超高速时钟分布电路设计的重点在于其物理设计,也就是版图设计。当时钟速度高于一定的频率时,时钟分布电路的走线应该被作为传输线来处理,而不能按照集总参数元件来处理。通常认为,当时钟走线的长度L大于时钟上升沿有效长度的六分之一时,就应该被当做Tr传输线来处理,即当L≥时,应该考虑时钟走线的传输线效应。其中,T为时钟的上升r6D时间,D为时钟走线的单位长度延迟。例如,在介电常数为12.8的GaAsHBT工艺中,设0.35计时钟频率为10GHz的超高速电路,其上升时间为Tp==3
6、5s,时钟走线的单位长r10GHzεr12.835ps度延迟为D===12fsμm,所以当时钟走线长度Lm≥=486μ8cm3.010×s612×fsμm时,就应该考虑其传输线效应。LoadLoadLoadLoadClk_bufferC2_PCLK_PC1_PC2_NClk_bufferCLK_NC1_NClk_Pre_bufferClk_bufferC3_PC3_NClk_bufferClk_bufferLoadLoad图1时钟分布电路的负载大小及数目H01U00TFRH01U00TFRH01U00TFRH01U00TFRTFR11TFR10TFR13TFR12MECT
7、1W=10umW=10umW=10umW=10umH01U00SDC1SD1C=5pFL=18umL=18umL=18umL=18umDeviceName=SD5X5Ta=25R=88.23OhmR=88.23OhmR=88.23OhmR=88.23OhmMET1MMEETTMMMMMM11EEEEEETTTTTTH01U00TFRH01U00TFR11H01U00TFR1111H01U00TFRTFR50TFR6TFR7TFR51W=10umW=10umW=10umH01U00VBICW=10umMEMEL=18umL=10
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