数字时钟集成电路引脚功能

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1、数字时钟集成电路引脚功能1、74LS08四2输入与门2、74LS32四2输入或门3、74LS30八输入与非门4、74LS04六非门5、74LS74双D触发器集成电路74LS74内含有两个独立的上升沿双D触发器，每个触发器有数据输入（D）、置位输入（D）、复位输入（D）、时钟输入（CP）和数据输出（Q、）。D、D的低电平使输出预置或清除（低电平有效），而与其它输入端的电平无关。当D、D均无效（高电平式）时，符合建立时间要求的D数据在CP上升沿作用下（下降沿不作用）传送到输出端。6、CD4518二-十进制同步加法计数器7

2、、74LS248显示译码器16VCC8GNDabcdefg连接数码管输出高电平点亮数码管DCBA连接计数器输出端；D为最高位灯测试输入端（低电平有效）脉冲消隐输入端（低电平有效）消隐输入（低电平有效）/脉冲消隐输出（低电平有效）8、74LS10三3输入与非门9、CD4060振荡/分频器CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。CD4046的引脚排列如下图，采用16脚双列直插

3、式，各引脚功能如下：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。2脚相位比较器Ⅰ的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM解调。11、12脚外接振荡电阻。13脚相位比较器Ⅱ的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。