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1、第23卷第10期电子测量与仪器学报Vol.23No.102009年10月JOURNALOFELECTRONICMEASUREMENTANDINSTRUMENT·91·一种基于DDS+PLL结构的频率合成器的设计蒋涛唐宗熙张彪(电子科技大学电子工程学院,成都610054)摘要:讨论了一种输出频带宽、跳频速度快、相位噪声低、频率分辨率高的频率合成器的设计方法。该设计采用DDS+PLL结构,在对单片机的输出信号进行电平转换后采用并行数据控制方式对DDS芯片进行置数,并通过仿真软件设计了环路滤波器和DDS后级低通滤波器,改善了输出信号的相位噪声和杂散性能。基于该方法研制实现了输出频率范围为700～12
2、00MHz的宽带频率合成器,实验结果表明该频率合成器输出功率大于+4dBm,环路锁定时间为14µs,输出信号相位噪声优于−94dBc/Hz@1kHz,近端杂散抑制度大于−59dBc。关键词:DDS；锁相环；宽带中图分类号:TN74文献标识码:A国家标准学科分类代码:510.101DesignoffrequencysynthesizerbasedonDDS+PLLJiangTaoTangZongxiZhangBiao(ElectronicEngineeringSchoolofUESTC,Chengdu610054,China)Abstract:Amethodtodevelopafrequency
3、synthesizerwithwideband,fastfrequencyswitchingspeed,highfre-quencyresolutionandlowphasenoiseisdiscussed.ThismethodisbasedontheDDS+PLLstructure.Parallelpro-grammingmodeisusedandthesignalfromtheMCUisbeenswitchedtocontrolDDS.Theloopfilterisoptimizedtohavelowphasenoiseperformanceandthecomputeremulationt
4、echnologyisusedtodesignthelowpassfilter.Afre-quencysynthesizersweepingfrom700MHzto1200MHzisbeenmade.Experimentalresultshowsthattheoutputpowerisover+4dBm,frequencyswitchingtimeis14µs,phasenoiseisbetterthan−94dBc/Hz@1kHzandthespurioussuppressionismorethan−59dBc.Keywords:DDS;phaselockedloop;wideband1引言
5、低相噪、低杂散、高频率稳定度的扫频信号源。基于以上优点,DDS+PLL方案在频率合成器的设计中频率合成器是电子系统的心脏,是决定电子系被越来越多的采用,现已经成为众多频率合成方案统性能的关键设备,随着雷达、电子对抗、卫星通信、中占主导地位的一种[2]。航空航天等技术的发展,各种系统对频率合成器的频谱纯度、频率稳定度、频率分辨率和工作带宽等2直接数字频率合成技术指标也提出了越来越高的要求。低相位噪声、低杂直接数字频率合成技术是一种把一系列数字量散、快捷变、高分辨率、小体积、超宽带的频率合[1]形式的信号通过DAC转换成模拟量形式信号的合成成器已经成为各国研究的热点。技术,其输出信号频率与时钟频率
6、以及频率控制字直接数字合成技术(DDS)具有频率分辨率高、频[3]之间的关系如(1)式所示率转换速度快、相对频带宽、相位噪声低、相位连NfKf=×/2(1)续、可以输出任意波形等优点,并且将其与锁相环电oc路(PLL)搭配使用便可实现在较高频率上的宽频带、式中:fo为DDS的输出信号的频率,K为频率控制字,本文于2008年11月收到。·92·电子测量与仪器学报第23卷fc为时钟频率,N为相位累加器的位数。在理想情况图1是参考时钟为100MHz,DDS输出频率为下,DDS的输出为一阶梯波形,而阶梯波的傅里叶变22MHz时的输出频谱,二阶交调在78MHz和[4]换X(ω)如(2)式。122MHz处
7、,其他的高阶交调分量出现在178MHz、l=+∞fl−f222MHz和278MHz等频点上。当DDS的输出频率XS()ωδ=−jπ∑a(0cπ+−⋅)(ωlωω)c0l=−∞fcf0继续增大时将会使基频和镜像频率重合,这样就很(j−lfc−f0)l=+∞难将需要的频率和镜像频率分离开来,所以在使用fcfl0+fcej()+π∑Safπδ(ω+(2)DDS时一般将使用的频率带宽限制在0～0.4fc内
